深入源码：手把手解析米联客AXI-FDMA IP的Burst拆分机制与状态机设计（附时序图）

深入源码：手把手解析米联客AXI-FDMA IP的Burst拆分机制与状态机设计

在FPGA开发中，高效的数据传输是系统性能的关键。AXI总线协议作为现代FPGA设计中广泛采用的标准，其复杂的控制逻辑常常让开发者望而生畏。米联客的AXI-FDMA IP通过精心设计的内部机制，将AXI总线的复杂性封装起来，为用户提供了简洁高效的DMA接口。本文将深入解析该IP核的核心设计思想，特别是其Burst拆分机制和状态机实现，帮助中高级FPGA开发者更好地理解和应用这一强大工具。

1. AXI-FDMA IP架构概览

AXI-FDMA IP是米联客基于AXI4总线协议定制的高性能DMA控制器，其主要功能包括：

• AXI4总线协议封装：将复杂的AXI4总线信号转换为简单的用户接口
• 自动Burst长度管理：内部自动处理AXI协议的最大Burst长度限制
• 对称读写设计：读写通道采用相似的状态机结构，降低理解难度
• 多平台支持：兼容Xilinx、安路等不同厂商的AXI接口设备

该IP的核心价值在于简化AXI总线操作。开发者无需深入理解AXI协议的所有细节，只需通过简单的接口信号就能实现高效的数据传输。例如，用户指定传输的字节数后，IP内部会自动将其拆分为符合AXI协议要求的多个Burst传输。

module uiFDMA#( parameter integer M_AXI_ID_WIDTH = 3, parameter integer M_AXI_ADDR_WIDTH = 32, parameter integer M_AXI_DATA_WIDTH = 128, parameter integer M_AXI_MAX_BURST_LEN = 64 )( // 简化的用户接口 input wire [M_AXI_ADDR_WIDTH-1:0] I_fdma_waddr, input I_fdma_wareq, input wire [15:0] I_fdma_wsize, // ...其他用户接口信号 // AXI总线接口 output wire [M_AXI_ADDR_WIDTH-1:0] M_AXI_AWADDR, output wire [7:0] M_AXI_AWLEN, // ...其他AXI接口信号 );

2. Burst拆分机制详解

AXI协议规定，单个Burst传输的最大长度有限制（通常为256）。当用户请求的传输量超过这个限制时，AXI-FDMA IP会自动将其拆分为多个合法的Burst传输。这一机制的核心在于wburst_len和rburst_len的计算逻辑。

2.1 Burst长度计算原理

IP内部使用一个状态机来管理Burst拆分过程，关键变量包括：

• fdma_wleft_cnt：记录剩余需要传输的字节数
• wburst_len：当前Burst的实际传输长度
• MAX_BURST_LEN_SIZE：最大Burst长度的对数表示

// 计算数据位宽的函数 function integer clogb2 (input integer bit_depth); begin for(clogb2=0; bit_depth>0; clogb2=clogb2+1) bit_depth = bit_depth >> 1; end endfunction localparam [3:0] MAX_BURST_LEN_SIZE = clogb2(M_AXI_MAX_BURST_LEN -1);

当新的传输请求到来时，IP会检查剩余传输量：

1. 如果剩余量大于最大Burst长度，则设置wburst_len为最大值
2. 否则，wburst_len设置为剩余量

always@(posedge M_AXI_ACLK)begin if(wburst_len_req)begin if(fdma_wleft_cnt[15:MAX_BURST_LEN_SIZE] >0) wburst_len <= M_AXI_MAX_BURST_LEN; else wburst_len <= fdma_wleft_cnt[MAX_BURST_LEN_SIZE-1:0]; end end

2.2 地址自动递增机制

每个Burst传输完成后，IP会自动计算下一个Burst的起始地址。这一过程考虑了AXI总线的数据位宽和Burst长度：

wire [15:0] axi_wburst_size = wburst_len * AXI_BYTES; always@(posedge M_AXI_ACLK) if(fdma_wstart) axi_awaddr <= I_fdma_waddr; elseif(axi_wlast == 1'b1) axi_awaddr <= axi_awaddr + axi_wburst_size;

这种设计使得用户只需指定初始地址和总传输量，无需关心具体的Burst拆分和地址管理细节。

3. 写通道状态机设计

AXI-FDMA的写通道采用精心设计的状态机来协调各个控制信号，确保数据传输的正确性和高效性。

3.1 主要状态及转换

写通道状态机包含以下几个关键状态：

1. IDLE：等待传输请求
2. ADDR_PHASE：发送地址和控制信息
3. DATA_PHASE：传输数据
4. RESP_PHASE：等待响应

localparam S_IDLE = 2'd0; localparam S_ADDR = 2'd1; localparam S_DATA = 2'd2; localparam S_RESP = 2'd3;

状态转换由以下信号触发：

• fdma_wstart：新的传输请求
• axi_wlast：当前Burst最后一个数据传输完成
• M_AXI_BVALID：从设备响应接收完成

3.2 关键控制信号生成

状态机负责生成AXI协议要求的各种控制信号：

// AXI写地址有效信号 always@(posedge M_AXI_ACLK) if((axi_wstart_locked_r1 == 1'b1) && axi_wstart_locked_r2 == 1'b0) axi_awvalid <= 1'b1; elseif((axi_wstart_locked == 1'b1 && M_AXI_AWREADY == 1'b1) || axi_wstart_locked == 1'b0) axi_awvalid <= 1'b0; // AXI写数据有效信号 always@(posedge M_AXI_ACLK) if((axi_wstart_locked_r1 == 1'b1) && axi_wstart_locked_r2 == 1'b0) axi_wvalid <= 1'b1; elseif(axi_wlast == 1'b1 || axi_wstart_locked == 1'b0) axi_wvalid <= 1'b0;

这种设计确保了信号之间的严格时序关系，符合AXI协议的要求。

4. 读通道对称设计

AXI-FDMA的一个显著特点是读写通道采用对称设计，这使得两个通道的代码结构高度相似，降低了理解和维护的难度。

4.1 读通道与写通道的对比

4.2 读通道特有考虑

虽然结构相似，但读通道有一些特殊考虑：

1. 数据有效性：需要处理从设备可能的数据延迟
2. 预取机制：可以提前发起读请求以提高效率
3. 错误处理：需要检查RRESP信号以确认传输是否成功

// 读数据准备好信号 assign M_AXI_RREADY = axi_rready && I_fdma_rready; // 读传输结束判断 assign fdma_rend = r_next && (fdma_rleft_cnt == 1);

这种对称设计不仅减少了代码量，还使得开发者只需理解一个通道的机制就能快速掌握另一个通道的工作方式。

5. FIFO阈值控制策略

AXI-FDMA IP内部使用FIFO来缓冲数据，其阈值控制策略直接影响传输效率和资源利用率。

5.1 写通道FIFO控制

写通道FIFO的主要控制逻辑：

• 当FIFO中的数据量达到FDMA_WX_BURST-2时发起传输请求
• 使用W_REQ信号协调数据传输

always@(posedge I_ui_clk) W_REQ <= (W_rcnt > FDMA_WX_BURST - 2) && (~W_rbusy);

5.2 读通道FIFO控制

读通道FIFO的控制略有不同：

• 当FIFO中的空闲空间足够一次Burst传输时发起请求
• 使用R_REQ信号管理预取操作

always@(posedge I_ui_clk) R_REQ <= (R_wcnt < FDMA_RX_BURST - 2) && (~R_wbusy);

5.3 实际应用中的调优

在实际应用中，开发者可能需要根据具体场景调整：

1. FIFO深度：平衡资源使用和性能
2. 阈值设置：避免频繁的小规模传输
3. 时钟域交叉：处理不同时钟域之间的同步问题

6. 性能优化技巧

基于对AXI-FDMA IP内部机制的深入理解，我们可以采用多种策略来优化系统性能。

6.1 Burst长度选择

虽然AXI协议支持最大256的Burst长度，但实际应用中需要考虑：

• 总线利用率：较大的Burst提高效率但可能阻塞其他主设备
• 延迟敏感性：对延迟敏感的应用可能需要较小的Burst
• FIFO深度：Burst长度应与FIFO深度匹配

// 在实例化IP时设置最大Burst长度 uiFDMA #( .M_AXI_MAX_BURST_LEN(64), // 根据实际需求调整 // 其他参数... ) u_fdma ( // 端口连接... );

6.2 并行传输策略

利用AXI-FDMA的多个实例可以实现：

• 读写并行：同时进行读写操作
• 多通道传输：不同数据流通过不同DMA通道传输
• 优先级管理：为关键任务分配专用DMA资源

6.3 资源使用统计

通过分析综合报告，可以了解IP核的资源使用情况：

这些数据可以帮助开发者进行资源规划和优化。

7. 调试与问题排查

理解AXI-FDMA的内部机制有助于快速定位和解决实际问题。

7.1 常见问题及解决方案

1. 传输挂起

   • 检查*_busy信号状态
   • 确认AXI互连没有死锁
   • 验证从设备的响应能力

2. 数据错误

   • 检查地址对齐
   • 验证Burst长度计算
   • 确认FIFO阈值设置合理

3. 性能不达标

   • 分析Burst长度利用率
   • 检查时钟频率是否匹配
   • 评估总线竞争情况

7.2 调试信号建议

在设计中添加以下调试信号会很有帮助：

(* mark_debug = "true" *) reg [8:0] wburst_len_debug; (* mark_debug = "true" *) reg [15:0] wfdma_cnt_debug; (* mark_debug = "true" *) wire w_last_debug = axi_wlast;

这些信号可以通过ILA等调试工具实时观察，帮助理解IP内部状态变化。

8. 扩展应用与定制

掌握了AXI-FDMA的核心机制后，开发者可以根据特定需求进行定制和扩展。

8.1 功能扩展方向

1. 支持分散-聚集传输：扩展地址管理逻辑
2. 增加数据转换：在FIFO前后添加数据处理单元
3. 增强错误处理：完善异常情况处理机制
4. 动态参数调整：运行时修改Burst长度等参数

8.2 定制化修改示例

以下是一个简单的修改示例，增加Burst长度动态调整功能：

// 新增输入端口 input wire [7:0] dynamic_burst_len, // 修改Burst长度计算逻辑 always@(posedge M_AXI_ACLK)begin if(wburst_len_req)begin if(use_dynamic_len && fdma_wleft_cnt > dynamic_burst_len) wburst_len <= dynamic_burst_len; elseif(fdma_wleft_cnt[15:MAX_BURST_LEN_SIZE] >0) wburst_len <= M_AXI_MAX_BURST_LEN; else wburst_len <= fdma_wleft_cnt[MAX_BURST_LEN_SIZE-1:0]; end end

这种灵活性使得AXI-FDMA IP能够适应各种复杂的应用场景。