FPGA做示波器？我用EGO1开发板+XADC+VGA，实现了心电信号的简易显示系统

基于EGO1开发板的心电信号可视化系统设计与实现

在医疗电子和生物信号处理领域，实时可视化心电信号对于教学演示和原型验证具有重要意义。本文将详细介绍如何利用Xilinx EGO1 FPGA开发板内置的XADC模块和VGA显示接口，构建一个低成本的心电信号采集与显示系统。不同于传统示波器方案，这一设计充分发挥了FPGA的并行处理优势，实现了从信号采集到显示的完整硬件加速流程。

1. 系统架构设计与核心组件选型

心电信号可视化系统的核心挑战在于如何将微弱的生物电信号（通常为0.5-4mV）转换为稳定的数字波形显示。本方案采用三级架构设计：信号调理前端、FPGA处理核心和VGA显示输出。

硬件选型关键考虑因素：

• XADC vs 外置ADC：Xilinx 7系列FPGA内置的XADC硬核提供12位精度、1MSPS采样率，虽不及专业ADC芯片的性能，但完全满足心电信号(ECG)这类低频生物电信号的需求（通常带宽<150Hz）。内置方案省去了外部电路，显著降低系统复杂度和成本。
• EGO1开发板资源：该板载Artix-7 XC7A35T FPGA提供足够的逻辑资源，内置XADC可直接通过扩展口连接模拟信号，同时板载VGA接口简化了显示部分设计。
• 信号调理电路：采用Pulsesensor模块配合电阻分压网络，将原始心电信号幅度调整至XADC的0-1V输入范围。典型配置使用三个10kΩ电阻构成1/3分压器，确保安全隔离和信号完整性。

注意：生物电信号采集需特别注意电气隔离，确保实验安全。建议在原型阶段使用电池供电的传感器模块。

系统工作流程如下图所示：

[传感器] → [信号调理] → [XADC] → [RAM缓冲] → [VGA控制器] → [显示器] (模拟域) (数字域) (存储) (显示时序)

2. XADC配置与心电信号采集实现

XADC（Xilinx Analog-to-Digital Converter）是FPGA内部的混合信号处理模块，其配置需要特别注意输入模式和通道选择。针对EGO1开发板的硬件限制，我们采用VAUXP2/VAUXN2差分对作为信号输入通道。

2.1 XADC IP核关键参数配置

通过Vivado的IP Integrator配置XADC Wizard时，需设置以下非默认参数：

典型IP核例化代码如下：

xadc_wiz_0 u_xadc ( .daddr_in({2'b0, channel_out}), // DRP地址总线 .den_in(eoc_out), // 转换完成触发读取 .do_out(adc_data), // 12位有效数据输出 .vauxp2(ecg_input), // 心电信号输入 .vauxn2(1'b0), // 单端模式接地 /* 其他信号保持默认连接 */ );

2.2 采样率优化策略

心电信号的典型特征要求特殊的采样处理：

• 频率特性：正常心率60-100bpm（1-1.7Hz），QRS波群带宽<40Hz
• 幅值范围：经过调理后约0.5-1V（对应XADC读数2048-4095）

为平衡波形细节和显示完整性，本设计采用200Hz采样率，通过FPGA内部时钟分频实现：

// 100MHz系统时钟分频至200Hz always @(posedge clk) begin if (counter == 249999) begin // 100MHz/(200Hz*2) counter <= 0; adc_clk <= ~adc_clk; // 产生50%占空比 end else counter <= counter + 1; end

这种低频采样配合后续的存储深度设计，可确保在640×480分辨率下显示3-4个完整心搏周期，便于观察波形特征。

3. 波形存储与显示子系统设计

3.1 双端口RAM的智能缓冲方案

为解决XADC高速采样与VGA低频刷新的速率不匹配问题，设计采用伪双口RAM作为数据缓冲：

RAM关键参数配置表：

Vivado中配置Block Memory Generator的示例代码：

ram_12x640d ecg_ram ( .clka(adc_clk), // 低速写入时钟 .wea(1'b1), // 持续写入使能 .addra(wr_addr), // 循环写入地址 .dina(adc_data), // XADC采样值 .clkb(vga_clk), // 高速读取时钟 .addrb(pixel_x), // 对应屏幕X坐标 .doutb(ram_data) // 输出到显示模块 );

3.2 VGA显示控制器优化

基于正点原子开源代码改进的VGA控制器实现了以下增强功能：

时序参数配置（640×480@60Hz）：

parameter H_SYNC = 96; // 行同步脉冲 parameter H_DISP = 640; // 有效显示区 parameter V_SYNC = 2; // 场同步脉冲 parameter V_DISP = 480; // 有效显示区

波形绘制算法采用坐标映射策略：

1. 水平坐标：直接对应RAM读地址（1像素=1采样点）
2. 垂直坐标：将12位ADC值缩放到480行显示范围（实际采用除以10的简化算法）
3. 视觉增强：在数据点上下各扩展2像素显示，形成清晰波形轨迹

// 波形绘制核心逻辑 always @(posedge vga_clk) begin if (abs(480 - (ram_data/10) - pixel_y) <= 2) pixel_data <= 12'hF00; // 红色波形 else pixel_data <= 12'h000; // 黑色背景 end

4. 系统优化方向与教学应用价值

4.1 现有方案的局限性分析

当前原型系统存在几个可改进点：

• 精度损失：简单的除法运算消耗大量LUT资源，可采用移位相加近似计算
• 显示功能：缺少时间/电压标尺，可增加字符ROM显示网格和刻度
• 存储深度：640点限制观察窗口，可引入FIFO实现滚动显示模式

4.2 教学演示中的实践价值

相比商用示波器，该方案在教学中具有独特优势：

对比分析表：

在生物医学工程实验中，学生可通过此平台深入理解：

• 模拟信号调理电路设计
• 采样定理的实际应用
• 实时系统缓冲机制
• 数字波形显示原理

5. 进阶开发与功能扩展

对于希望进一步探索的开发者，可以考虑以下扩展方向：

5.1 硬件优化方案

• 采用Δ-Σ调制器提高有效分辨率
• 增加前置仪表放大器提升信噪比
• 使用触摸屏替代VGA实现交互控制

5.2 算法增强功能

// 心搏检测算法示例 always @(posedge clk) begin if (adc_data > threshold && !peak_detected) begin heart_rate <= 60_000_000 / (sample_count * 200); peak_detected <= 1; end else if (adc_data < threshold) begin peak_detected <= 0; end end

5.3 教学实验设计建议

• 改变采样率观察波形混叠现象
• 调整RAM深度分析存储需求
• 修改显示算法实现冻结帧功能
• 添加UART接口输出原始数据