MSC8156 DSP硬件设计：从电气特性到高速接口的工程实践

1. 项目概述：从数据手册到设计指南

拿到一份动辄上百页的芯片数据手册，尤其是像MSC8156这种集成了六个DSP核心、支持多种高速接口的复杂器件，很多硬件工程师的第一反应可能是直接翻到“引脚定义”和“推荐电路”部分。这当然没错，但如果你跳过了“电气特性”这一章，就等于错过了确保系统长期稳定运行的基石。这份文档里的每一个电压、电流、时序参数，都不是凭空写下的数字，而是芯片设计团队经过无数次硅片验证、仿真和极端条件测试后，给出的“生存法则”和“舒适区”边界。

我处理过不少因为忽视电气特性而导致的项目返工案例，问题往往不是出在原理图连接错误这种“硬伤”上，而是隐藏在电源纹波、时钟抖动、信号边沿这些“软指标”里。MSC8156作为一款曾经广泛应用于无线基站、网络处理等高性能场景的DSP，其电气设计堪称教科书级别的范例。它不仅要驱动内部的复杂计算单元，还要与外部的高速DDR内存、PCIe设备、Serial RapidIO交换网络进行可靠通信。任何一个接口的电气参数不达标，轻则导致数据误码率上升、系统性能下降，重则直接引发通信链路中断或芯片损坏。

因此，本文的目的不是简单罗列数据手册中的表格，而是结合我多年的硬件设计经验，深入解读MSC8156电气特性背后的设计逻辑、常见陷阱以及工程实践中的应对策略。我们将从电源树的设计哲学开始，拆解其多电压域的划分；然后深入DDR接口的直流与交流时序要求，理解其与信号完整性的紧密关联；最后剖析高速串行接口（SerDes）的复杂电气规范。无论你是正在评估该芯片，还是已经进入设计阶段，希望这些从实际项目中沉淀下来的解读和心得，能帮你避开那些看不见的“坑”，打造出更稳健的硬件平台。

2. 电源架构与热管理：稳定运行的基石

为MSC8156供电，远不是接上一个5V或3.3V电源那么简单。它内部是一个精密的“电压王国”，不同的功能模块运行在不同的电压水平上，以实现性能、功耗和噪声隔离的最佳平衡。理解这个电源架构，是成功设计的第一步。

2.1 多电压域解析与电源设计要点

MSC8156的电源引脚众多，我们可以将其分为几大类来理解：

1. 核心与专用逻辑电源（VDD， VDDM3， VDDM， VDDPLLx）：这类电源电压标称值均为1.0V，允许范围通常在0.97V到1.05V之间。VDD为六个DSP核心供电，是功耗和电流需求最大的部分，对噪声也最为敏感。VDDM3为片上的M3内存控制器供电，VDDM为MAPLE-B加速器供电，而VDDPLL0/1/2则为内部的锁相环（PLL）供电。这里有一个至关重要的细节：数据手册明确指出，PLL电源电压（VDDPLLx）的测量点是输入滤波器的输入端，而非芯片引脚。这意味着，你在芯片引脚处测量到的电压，由于走线电阻和滤波网络的存在，可能会与稳压器输出端有微小差异。设计时必须保证在滤波器输入端满足电压要求，否则PLL可能无法锁定或产生过大的抖动，进而影响所有由其产生的时钟（如核心时钟、内存时钟、SerDes参考时钟）的稳定性。

2. I/O电源（VDDIO， VDDDDR， VDDSXP， VDDSXC）：这类电源为芯片与外部世界的接口提供驱动能力。VDDIO是通用I/O电源，标准为2.5V，用于UART、I2C、GPIO等中低速接口。VDDDDR是DDR内存接口电源，支持1.8V（DDR2）和1.5V（DDR3）两种模式，必须与所选内存颗粒的VDDQ电压严格匹配（容差±50mV）。VDDSXP和VDDSXC则专门服务于高速串行接口（SerDes）：VDDSXP为SerDes的模拟输出驱动器（Pad）供电，VDDSXC为SerDes的数字核心和接收器供电，两者均为1.0V。将模拟和数字部分电源分离，是抑制串扰、保证高速信号质量的标准做法。

实操心得：电源去耦与PCB布局

• 分层去耦：对于VDD等核心电源，必须采用分层去耦策略。在芯片每个电源引脚附近（1-2mm内）放置一个0.1uF的陶瓷电容（0402或0201封装）用于高频噪声抑制。同时，在电源入口区域放置多个10uF或22uF的钽电容或聚合物电容，用于中低频段储能和稳压。对于VDDPLL，建议使用更严格的滤波网络，例如一个π型滤波器（铁氧体磁珠+电容），以提供极其干净的电源。
• 电源平面分割：虽然VDD、VDDM3等同为1.0V，但在PCB上最好使用独立的电源平面或至少是宽导线为它们供电，并在源头（稳压模块）处单点连接。这可以防止数字核心的开关噪声通过共享的电源路径耦合到内存控制器或PLL，造成性能波动。
• 电流估算：数据手册通常只给出电压容限，未给出典型电流值。你需要参考芯片的功耗评估手册或应用笔记，估算各电压域的最大电流，以此选择稳压器（LDO或DC-DC）的额定电流，并留有至少30%的余量。特别是为VDD供电的电路，其峰值电流可能非常高。

2.2 热特性分析与散热设计

MSC8156的高性能意味着高功耗，进而产生大量热量。数据手册中表4给出的热阻参数（RθJA， RθJB， RθJC）是散热设计的核心输入。

• RθJA（结到环境热阻）：这是最常用的参数，表示在特定条件下，芯片内部结温（Tj）与环境温度（Ta）之差与芯片功耗（P）的比值：Tj = Ta + P * RθJA。表中给出了自然对流和1m/s风速下的值。例如，在四层板、1m/s风速下，RθJA为9°C/W。如果芯片功耗为10W，环境温度为55°C，那么结温将达到55 + 10*9 = 145°C，这已经超过了125°C的典型最高结温（Tj max）！这直观地说明了在高功耗应用中，仅靠PCB散热是不够的，必须加装散热器。
• RθJB（结到板热阻）：这个值（5°C/W）较小，意味着大部分热量是通过焊球和PCB传导出去的。因此，在PCB设计时，在芯片底部放置大量的散热过孔（Via），连接到内部或背面的接地/电源铜箔，是极其有效的散热手段。这些过孔能迅速将热量从芯片底部带到PCB的其他层散发。
• RθJC（结到壳热阻）：这个值（0.6°C/W）非常小，是针对芯片封装顶部的。它是为使用散热器时计算的。当你安装散热器时，散热器基板与芯片封装顶部之间的热界面材料（导热硅脂）的温度差，可以用P * RθJC来估算。

设计要点：

1. 优先降低RθJB：在PCB布局阶段，就要规划好芯片底部的散热过孔阵列。过孔直径建议8-12mil，孔间距50-100mil，并尽可能填充导热焊锡。
2. 计算散热需求：根据预估的最大功耗P_max、最高环境温度Ta_max和芯片允许的最高结温Tj_max（如105°C），计算所需的总热阻：Rθ_total = (Tj_max - Ta_max) / P_max。
3. 散热器选型：所需散热器热阻 Rθ_heatsink ≈ Rθ_total - RθJC - Rθ_interface。其中Rθ_interface是导热硅脂的热阻（通常约0.1-0.5°C/W）。选择散热器时，其标称热阻应小于计算值。
4. 环境考量：如果设备工作在密闭机箱内，实际的环境温度Ta可能远高于外部空气温度，需要在计算中考虑这个温升。

3. 时钟与DDR内存接口电气设计

时钟是数字系统的心跳，而DDR内存接口则是数据吞吐的大动脉。这两者的电气设计直接决定了系统的稳定性和极限性能。

3.1 系统时钟（CLKIN）要求与抖动管理

MSC8156需要一个外部参考时钟CLKIN。表5中的参数看似简单，却暗藏玄机。

• 占空比（40%-60%）：这是一个相对宽松的要求，大多数晶振或时钟发生器都能满足。但要注意，如果时钟信号经过长距离传输或缓冲，占空比可能会畸变，需要用示波器在芯片引脚处实测验证。
• 压摆率（1-4 V/ns）：压摆率过低（边沿过缓）会增加信号对噪声的敏感性，并在输入缓冲器中产生更多的交越电流；过高则可能引发严重的信号完整性问题（过冲、振铃、EMI）。设计时，应通过调整串联电阻或端接来将边沿控制在中间值（如2-3 V/ns）附近。
• 周期抖动（±150 ps）与相位噪声：这是时钟质量的核心指标。周期抖动过大会直接压缩DDR等接口的时序裕量。“相位噪声在-56 dBc时为500 KHz”这个指标需要特别注意。它指的是在频偏500 KHz处，相位噪声功率低于载波功率56 dB。这通常要求使用高质量的晶体振荡器（XO）或压控晶体振荡器（VCXO），而非普通的低成本晶振+芯片内部振荡器的方案。在射频或高速数据采集应用中，较差的时钟相位噪声会直接转化为系统的本底噪声或误码率。

实操建议：为CLKIN设计一个独立的、干净的电源层或区域，使用π型滤波器为其供电。时钟走线应尽可能短，并用地线包围，远离任何高速数字或开关电源走线。对于需要多片MSC8156同步的系统，建议使用同一时钟源通过扇出缓冲器驱动，并严格等长布线，以最小化时钟偏斜。

3.2 DDR接口DC特性与端接设计

DDR接口的直流特性决定了信号的电平识别窗口，是保证正确读写0和1的基础。表6和表7分别对应DDR2和DDR3。

• 关键电压：VDDDDR， MVREF， VTT

  • VDDDDR：必须与DDR内存颗粒的电源电压一致，容差±50mV。这意味着最好使用同一个稳压器为处理器和内存供电，或者使用可以精确追踪的独立电源。
  • MVREF：参考电压，必须为VDDDDR的一半（0.5 x VDDDDR），且噪声必须非常小（DDR2要求峰峰值噪声<±2% VDDDDR，DDR3要求更严，<±1%）。MVREF的精度和稳定性至关重要，它定义了区分高、低电平的门槛。通常使用一个精密的电阻分压网络（从VDDDDR分压）并加上一个RC低通滤波器来产生，或者直接使用专用的DDR VREF发生器芯片。数据手册还给出了MVREF的电流需求（DDR2: 300μA， DDR3: 250μA），你的参考电压源必须能提供这个电流且电压不跌落。
  • VTT：端接电压，用于DDR总线的并行端接（通常位于内存条或PCB远端）。VTT必须跟踪MVREF，范围在MVREF - 0.04V 到 MVREF + 0.4V之间。通常使用专用的DDR VTT稳压器，它能自动追踪VREF的变化。

• 输入/输出电平（VIH， VIL， VOH， VOL）：这些参数定义了信号在发送和接收时需要达到的电压水平。例如，对于DDR2，接收端的高电平输入电压（VIH）必须高于MVREF + 0.125V，低电平（VIL）必须低于MVREF - 0.125V。发送端的驱动能力（IOH， IOL）则确保了在负载情况下，信号仍能达到足够的电压摆幅。

设计陷阱：最常见的错误是忽略了MVREF的噪声要求。简单地用两个1%精度的电阻分压，其产生的噪声和温漂可能就超出了范围。在高密度或高速设计中，必须使用精度0.5%或更高的电阻，并将分压点用足够大的电容（如10uF+0.1uF）滤波到地。另一个陷阱是VTT电源的动态响应能力不足，当DDR总线大量数据线同时切换时，VTT电压可能会瞬间波动，导致信号质量恶化。

3.3 DDR接口AC时序与信号完整性

交流时序参数（表18-21）规定了信号在时域上的要求，这与PCB的布线长度、阻抗控制直接相关。

• 输入建立/保持时间（VIH(ac)， VIL(ac)）：这是对内存颗粒发出的、被MSC8156接收的数据（MDQ）和选通信号（MDQS）的要求。以DDR3为例，数据必须在MDQS的边沿前后，满足高于MVREF+0.175V（高电平）或低于MVREF-0.175V（低电平）的时间窗口。这个窗口的宽度，减去数据在传输线上的飞行时间和抖动，就是你的时序裕量。
• 控制器内部偏移（tCISKEW）：这是一个非常关键的参数。它表示MSC8156内部，从MDQS引脚到内部数据捕获电路之间存在的固有延迟差异。这个偏移会消耗掉一部分总时序预算。例如，在800MHz数据率下，tCISKEW最大为±200ps。
• 容忍偏移（tDISKEW）：这是系统能承受的从MDQS到MDQ信号之间的总偏移（包括PCB走线长度不匹配、阻抗不连续、串扰等引起的）。其计算公式为：tDISKEW = ±(T/4 - |tCISKEW|)，其中T是时钟周期（800MHz时T=1.25ns）。计算可得，800MHz下，tDISKEW = ±(312.5ps - 200ps) = ±112.5ps？等等，这里要仔细看表20的注释3和数值。表中给出的tDISKEW是±425ps（800MHz）。这说明公式中的T/4可能是一个更宽的理论窗口，而tCISKEW是已经测量出的、更宽范围内的一个值。无论如何，表中的tDISKEW值（±425ps）就是给你留下的PCB布线长度匹配的预算。
• 输出时序（tDDKHDS， tDDKHDX等）：这些参数规定了MSC8156作为驱动端时，输出数据（MDQ）相对于输出选通（MDQS）的建立和保持时间。设计目标是让MDQS的边沿对准MDQ数据的“眼图”中心。

布线规则与仿真：

1. 等长匹配：所有属于同一字节通道的DQ、DM信号，应与对应的DQS信号进行严格等长匹配，误差应控制在tDISKEW预算内（如±425ps换算成走线长度差，在FR4板材上约为±2.5mm）。不同字节组之间的长度匹配可以稍宽松。
2. 阻抗控制：DDR2/3通常采用单端50Ω或差分100Ω阻抗。必须与PCB板厂明确指定层叠结构，并计算线宽线距以达到目标阻抗。
3. 拓扑与端接：对于点对点拓扑（一颗处理器对一颗内存），通常在远端（内存端）进行并行端接（VTT）。走线应尽量避免过孔和锐角转弯。
4. 时序仿真：对于高速DDR接口，必须使用IBIS模型进行信号完整性和时序仿真。导入MSC8156和所选内存颗粒的IBIS模型，在软件中构建互连模型，检查信号的过冲、振铃、眼图张开度以及建立/保持时间裕量。这是将理论参数转化为可靠设计的必要步骤。

4. 高速串行接口（SerDes）深度解析

MSC8156的SerDes是其高速通信能力的核心，支持PCIe、Serial RapidIO和SGMII协议。理解其电气特性，是打通这些高速链路的关键。

4.1 SerDes基础：差分信号与共模电压

SerDes采用差分信号传输，其定义（表10，图4）是理解后续所有参数的基础。

• 单端摆幅：每个信号线（如TX_P）自身的峰峰值电压。
• 差分峰值电压（VDIFFp）：两根信号线之间的电压差（V_P - V_N）的峰值，等于单端摆幅（在理想对称情况下）。
• 差分峰峰值电压（VDIFFp-p）：差分信号从正峰值到负峰值的总幅度，是VDIFFp的两倍。
• 共模电压（Vcm）：两根信号线电压的平均值。共模电压的匹配是差分传输稳定的关键。发送端和接收端的共模电压可能不同，需要通过AC耦合电容（隔直电容）来隔离。

4.2 参考时钟设计：系统锁相之源

SerDes的参考时钟（SRx_REF_CLK）为内部的PLL提供基准，其质量直接影响所有数据通道的抖动性能。图5-9和其描述给出了三种连接模式的要求：

1. 外部DC耦合（图7）：时钟驱动器的输出直接连接到芯片引脚。此时，驱动器的共模电压（Vcm）必须严格控制在100mV到400mV之间，且每个引脚流入芯片内部50Ω对地电阻的直流电流不能超过8mA。这要求时钟驱动器具备直流耦合输出能力，且共模电压可调（通常为CML电平）。
2. 外部AC耦合（图8）：在时钟驱动器输出和芯片输入之间串联隔直电容。这是最常用且推荐的方式。它消除了共模电压匹配的问题，时钟驱动器和接收器可以工作在不同的共模电平上（例如，驱动器是LVPECL电平，Vcm约2V；接收器内部被偏置到GND）。此时只关心差分摆幅（200-800mV峰值）。
3. 单端模式（图9）：仅使用SRx_REF_CLK_P，将SRx_REF_CLK_N接地或悬空。此时要求单端摆幅为400-800mV p-p，且平均电压在200-400mV。这种模式抗噪性较差，一般不用于高速或高可靠性场合。

设计建议：对于大多数应用，选择外部AC耦合方式。选择一个小封装（如0402）的优质高频陶瓷电容（如100nF）作为隔直电容，靠近MSC8156的时钟输入引脚放置。时钟驱动器应选择低抖动的差分晶振或时钟发生器。布线按差分对处理，严格控制100Ω差分阻抗和等长。

4.3 各协议DC电平要求详解

SerDes通道通过配置，可以工作在PCIe、Serial RapidIO或SGMII模式，它们的DC要求各有不同。

• PCI Express (2.5 Gbps)：

  • 发送端（表11）：差分输出峰峰值电压（VTX-DIFFp-p）为800-1200mV，典型值1000mV。它支持去加重（De-emphasis），典型值为3.5dB。去加重是一种预失真技术，在信号跳变后的一个比特位时间内降低发送幅度，以补偿传输线的高频损耗，改善接收端的眼图。输出阻抗要求单端50Ω，差分100Ω。
  • 接收端（表12）：能识别的差分输入电压范围很宽（120-1200mV）。有一个关键的电气空闲检测门限（VRX-IDLE-DET-DIFFp-p），为65-175mV。当链路对端设备进入低功耗状态（电气空闲）时，会发送一个很小的差分信号（<175mV），接收端检测到这个信号后，自己也可以进入省电模式。输入阻抗同样要求单端50Ω，差分100Ω。

• Serial RapidIO (1.25/2.5/3.125 Gbps)：

  • 其DC规范（表13，14）相对简单。发送端输出摆幅分“长距”和“短距”两种模式，由软件配置。长距模式摆幅更大（800-1600mV p-p），驱动能力强，用于背板连接等损耗较大的场景；短距模式（500-1000mV p-p）用于芯片间短距离互联，功耗更低。接收端能识别200-1600mV p-p的差分信号。

• SGMII (1.25 Gbps)：

  • SGMII本质上是将GMII的并行信号串行化，其SerDes电气特性与Serial RapidIO类似，但有自己的寄存器配置。表15和16详细列出了其发送输出差分电压（|VOD|）与均衡设置（Equalization）的关系。通过配置SRDS控制寄存器中的均衡参数（如1.0x， 1.2x等），可以微调发送端的预加重，以优化特定信道下的信号质量。接收端也有可配置的输入差分电压范围和信号丢失（LOS）检测门限。

配置要点：高速串行链路的性能高度依赖于信道（PCB走线、连接器）的损耗。在PCB设计完成后，最好能通过矢量网络分析仪（VNA）测量信道的S参数，然后使用仿真软件或芯片厂商提供的配置工具，来优化发送端的去加重/预加重和接收端的均衡器（如果支持）设置。MSC8156的SerDes通常支持多种预加重等级，需要通过寄存器配置来选择最适合当前物理链路的那一档。

4.4 通用I/O（RGMII等）接口电气特性

除了高速SerDes，MSC8156还有大量用于低速外设的2.5V I/O（表17）。这些接口（如RGMII、SPI、UART）的电气要求相对宽松。

• 输入电平：高电平（VIH）需高于1.7V，低电平（VIL）需低于0.7V。这意味着当VDDIO=2.5V时，噪声容限有0.8V，抗干扰能力较强。
• 输出驱动能力：在输出1mA电流时，高电平输出电压（VOH）最低为2.0V，低电平输出电压（VOL）最高为0.4V。这决定了其能驱动多大的负载电容和多少个并联的输入。
• 设计注意：虽然这些接口速度相对较低，但在布线时仍需注意避免长距离的平行走线以减少串扰，特别是对于RGMII这种125MHz时钟的接口。确保上拉/下拉电阻的阻值选择合适，既能保证稳定电平，又不会导致过大的静态电流。

5. 设计验证、调试与常见问题排查

理论设计和PCB布局完成后，硬件调试是验证电气特性是否得到满足的最后一道关卡。以下是一些基于实测经验的排查思路。

5.1 电源完整性（PI）测试

电源噪声是许多隐性故障的根源。需要使用带宽足够的示波器（≥1GHz）和低感探头（或专用电源探头）进行测试。

• 测试点：直接在芯片的电源引脚（或最近的去耦电容焊盘）上测量。绝对不能在稳压器输出端测量后就认为万事大吉。
• 关注参数：
  1. 直流电压：是否在推荐工作范围内（如VDD=1.0V±3%）？上电时序是否符合要求？（数据手册通常有Power Sequencing章节）。
  2. 纹波与噪声：峰峰值噪声是否超标？重点关注高频开关噪声（几十MHz到几百MHz）。对于核心电源，峰峰值噪声最好控制在20mV以内；对于PLL电源，要求应更严格（如10mV以内）。
  3. 瞬态响应：当DSP核心从休眠模式突然进入全速运行状态时，电源电压的跌落（Sag）是多少？是否超出了芯片的容限？这需要测试动态负载下的响应。

5.2 时钟与高速信号质量测试

使用高速实时示波器或采样示波器进行测试。

• CLKIN时钟：测量频率、占空比、上升/下降时间、周期抖动（Cycle-to-Cycle Jitter）和长期抖动（Period Jitter）。确保其满足表5的要求。
• DDR信号：
  • 眼图测试：这是最直观的方法。在接收端（内存颗粒或MSC8156的引脚处，使用焊接或插接式探头）捕获DQS和DQ信号的眼图。检查眼高、眼宽、抖动是否充足。眼图模板测试能快速判断是否合规。
  • 时序测量：测量DQS边沿与DQ数据有效窗口中心的偏移（即tDDKHMH和读写数据的建立/保持时间）。这需要用到示波器的延时和光标测量功能。
  • 信号完整性：检查是否有严重的过冲、振铃或台阶（非单调性）。
• SerDes信号：
  • 差分探头是关键：必须使用真正的差分探头（或两个单端探头做数学运算）来测量差分电压摆幅（VDIFFp-p）和共模电压。
  • 合规性测试：对于PCIe等标准接口，可能需要使用专门的协议分析仪或误码率测试仪（BERT）进行更严格的发射端（Tx）和接收端（Rx）合规性测试，包括抖动分解（DJ， RJ）和眼图/模板测试。

5.3 常见故障现象与排查思路

1. 系统无法启动或反复复位：

   • 排查电源：首先检查所有电源电压是否正常、稳定。特别是VDDPLL等小电流电源，容易被忽略。检查上电时序。
   • 排查时钟：测量CLKIN是否存在，频率、幅度是否正常。没有稳定的时钟，芯片无法工作。
   • 排查复位：检查PORESET、HRESET等复位信号的电平是否正常，释放时序是否符合要求。

2. DDR内存测试失败（数据错误）：

   • 检查电源和VREF：测量VDDDDR和MVREF的电压和纹波。MVREF的噪声是否超标？
   • 检查端接：测量VTT电压是否正确，动态响应是否良好。
   • 检查布线：使用TDR（时域反射计）功能检查走线阻抗是否连续。检查DQS与DQ的等长是否满足要求。
   • 降低速率：尝试在软件中降低DDR的运行频率，如果问题消失，则很可能是信号完整性或时序裕量不足。
   • 调整驱动强度：有些内存控制器允许调整I/O的驱动强度和片内ODT（片上端接）设置，可以尝试不同的配置以匹配实际的PCB负载。

3. 高速串行链路（如PCIe）训练失败或链路不稳定：

   • 检查参考时钟：SerDes参考时钟的抖动是首要怀疑对象。换用更低抖动的时钟源试试。
   • 检查AC耦合电容：确认电容值正确（通常100nF），且焊接良好。电容的谐振频率应远高于信号频率。
   • 测量差分信号：检查发送端的差分摆幅是否在规范内。眼图是否闭合？
   • 检查信道损耗：对于长距离或经过连接器的链路，高频损耗可能过大。考虑在发送端启用更强的去加重/预加重，或在接收端启用均衡（如果芯片支持）。
   • 检查共模噪声：差分信号对共模噪声不敏感，但过大的共模噪声仍可能使接收器放大器饱和。测量信号对地的共模电压是否稳定。

4. 芯片异常发热：

   • 检查电源短路：测量各电源引脚对地电阻，排除焊接短路。
   • 检查负载：是否在未初始化SerDes或DDR的情况下，其I/O已对外驱动，造成对地或对电源短路？
   • 软件配置：是否错误配置了某些模块，导致内部逻辑电路频繁翻转，产生动态功耗激增？
   • 散热措施：检查散热器是否贴装良好，导热硅脂是否涂敷均匀且厚度合适（通常越薄越好）。