MPC860 SCC HDLC控制器帧接收机制与参数配置实战指南-Seo优化-塔城地区网站建设公司

1. 项目概述与HDLC核心价值

在嵌入式通信系统开发，尤其是涉及传统电信协议栈（如PPP、X.25、帧中继）或工业控制网络时，HDLC（高级数据链路控制）协议是一个绕不开的基石。它定义了数据如何在串行链路上被封装成帧、如何实现透明传输、如何进行差错校验，是确保数据链路层可靠性的关键。对于像我这样长期深耕通信设备底层驱动的开发者而言，理解并熟练配置硬件HDLC控制器，是提升系统性能和稳定性的必修课。今天，我就以经典的Freescale（现NXP）MPC860 PowerQUICC系列处理器的SCC（串行通信控制器）为例，深入拆解其HDLC控制器的帧接收流程与核心参数配置。这不仅仅是阅读手册，更是结合我多年调试经验，将那些寄存器位、状态机逻辑转化为可落地、可调试的实战指南。无论你是正在为老旧设备维护驱动，还是在新的嵌入式平台上复现经典协议，这篇文章都能帮你避开我当年踩过的坑，直击配置要害。

MPC860的SCC控制器强大之处在于，它将HDLC协议中繁重的帧定界、地址匹配、CRC计算等任务从CPU卸载到了专用硬件逻辑中。这意味着CPU只需处理高层协议和应用数据，极大地提升了系统效率。但其灵活性也带来了配置的复杂性：参数RAM里几十个寄存器、缓冲区描述符（BD）里各种状态位、以及事件与掩码寄存器的交织，任何一个细节配置不当，都可能导致数据丢失、中断风暴或链路不稳定。接下来，我将从帧接收的完整流程开始，逐步深入到每个关键参数的“为什么”和“怎么配”，并分享那些手册里不会写的调试心得和避坑技巧。

2. SCC HDLC帧接收机制深度解析

MPC860 SCC的HDLC接收器是一个高度自动化的状态机，其设计目标是在无需或极少核心（CPU）干预的情况下，完成一帧数据的完整接收与初步校验。理解这个状态机的运转逻辑，是进行有效配置和问题排查的基础。

2.1 帧接收状态机与核心流程

接收流程始于核心使能接收器（设置GSMR_L[ENR]）之后。此时，接收器进入“狩猎模式”（Hunt Mode），持续扫描RXD引脚上的数据流，寻找HDLC帧的起始标志0x7E。这个标志位是帧的边界，也是实现帧同步的关键。一旦检测到有效的0x7E，接收器便认为一个帧的开始，并启动后续的流程。

第一步：地址识别（Address Recognition）。这是HDLC支持多点连接（如总线型网络）的核心功能。SCC硬件支持最多4个16位的可编程地址寄存器（HADDR1-HADDR4）和一个地址掩码寄存器（HMASK）。当收到标志位后的第一个字节（对于8位地址）或两个字节（对于16位地址）时，硬件会自动将其与HADDRn中预设的地址进行比较。比较前，会先使用HMASK进行掩码操作。HMASK中为1的位参与比较，为0的位被忽略。这提供了极大的灵活性：例如，你可以设置HMASK为0x00FF来仅匹配低8位地址，实现8位地址识别；或者设置为0xFFFF进行完整的16位地址匹配。一个至关重要的细节是，为了接收广播帧（全1地址，如0xFFFF），你必须将其中一个HADDRn寄存器明确设置为全1。如果地址匹配成功，接收流程继续；如果不匹配且帧无错误，则非匹配地址计数器（NMARC）会增加，该帧会被静默丢弃，不会产生缓冲区中断，从而避免了无关数据对CPU的干扰。

第二步：缓冲区管理与数据搬运。地址匹配成功后，SCC会从接收缓冲区描述符表（RxBD Table）中获取第一个“空”（E=1）的BD。BD中的“缓冲区指针”指向了存储数据的物理内存（可以是双端口RAM或系统内存）。SCC通过SDMA通道，将来自接收FIFO的数据搬运到该缓冲区。当当前缓冲区被填满（达到MRBLR设定的最大接收缓冲区长度）时，SCC会清除该BD的E位（表示缓冲区已满，归属权交还CPU），如果该BD的I位（中断使能）被设置，还会产生一个可屏蔽的接收缓冲区中断（SCCE[RXB]）。如果一帧数据很大，超过了单个缓冲区的容量，SCC会自动链接到下一个BD（通过检查W位判断是否回到表头），使用多个缓冲区来存储同一帧，并在最后一个BD中设置L位。

第三步：帧结束处理与状态报告。接收过程中，SCC会持续进行两项关键检查：最大帧长（MFLR）和CRC校验。如果帧长度超过MFLR的设定值，SCC会丢弃超出的部分，并在该帧最后一个BD中设置LG（长度违规）状态位。当检测到结束标志0x7E时，帧接收结束。SCC会计算接收数据的CRC，并与帧尾附带的CRC字段进行比较。如果校验失败，则在最后一个BD中设置CR位，并递增CRC错误计数器（CRCEC）。无论CRC正确与否，CRC字节本身都会被写入缓冲区。最后，SCC设置该BD的L位，写入帧状态（包括可能出现的各种错误位），清除E位，并产生一个“接收帧”事件（SCCE[RXF]）。这个RXF事件是每帧触发一次，与使用了多少个缓冲区无关，非常适合用于通知CPU有一整帧数据待处理。

注意：这里有一个极易混淆的点。RXB中断是基于缓冲区的，每个缓冲区填满都可能触发。而RXF事件是基于帧的，一帧接收完毕才触发，且不受BD的I位控制，只能通过SCCM寄存器屏蔽。在配置中断时，需要根据你的数据处理策略（是来一缓冲区处理一次，还是来一整帧处理一次）来决定关注哪个。

2.2 关键特性与优化手段

背靠背帧（Back-to-Back Frames）与标志共享：为了提高链路利用率，HDLC允许帧与帧之间紧密排列，即前一帧的结束标志0x7E同时作为后一帧的开始标志。SCC硬件完美支持这一点。通过设置PSMR寄存器的FSE（标志共享使能）位，并确保NOF（标志数量）字段为0，可以实现仅用一个共享标志分隔连续帧，这在七号信令（SS7）等对效率要求极高的场景中非常有用。

接收帧阈值（RFTHR）与中断合并：这是优化CPU中断负载的关键参数。在接收大量短帧时，如果每帧都产生一个RXF中断，CPU可能会被频繁打断。RFTHR寄存器允许你设置一个阈值（例如4）。SCC内部维护一个计数器RFCNT，每接收完一帧就减1。只有当RFCNT减到0时，才会产生RXF中断。然后RFCNT会重新加载为RFTHR的值。这相当于将多个帧的中断合并为一个，显著降低了中断频率。你甚至可以结合定时器，实现“超时接收”：如果在一定时间内没有收到足够RFTHR数量的帧，则由定时器触发中断来处理已收到的部分帧，防止数据长时间滞留。

同步模式下的时钟要求：手册中特别强调了一个硬件时序细节：在HDLC或其他任何同步模式下，SCC在接收完一帧的最后一个比特后，必须至少再接收8个时钟周期。这是为了给接收FIFO的内部处理留出时间。如果你的外部时钟源在帧结束后立即停止，可能会导致最后一小部分数据丢失或帧状态错误。在设计FPGA提供时钟或使用可关断时钟的系统中，必须确保满足这个最小时钟要求。

3. 参数RAM（Parameter RAM）配置详解

参数RAM是SCC协议相关配置的核心区域，位于CPM的双端口RAM中。对于HDLC模式，其布局有特定映射。正确初始化这些参数，是HDLC通道正常工作的前提。下面我们逐一拆解每个关键参数的作用和配置逻辑。

3.1 CRC相关参数：C_MASK与C_PRES

CRC校验是HDLC可靠性的基石。SCC硬件支持16位CCITT-CRC（多项式x^16 + x^12 + x^5 + 1）和32位CCITT-CRC（用于以太网等）。

C_PRES（CRC预设值）：这是CRC计算器的初始值。对于16位CRC-CCITT，标准初始值为全1，即0x0000FFFF。对于32位CRC-CCITT，初始值为0xFFFFFFFF。这个值会在开始计算每个帧的CRC前加载到计算器中。
C_MASK（CRC掩码）：在帧结束时，硬件计算出的CRC值会与接收到的CRC字段进行异或（XOR）操作。如果结果为C_MASK，则认为CRC正确。对于16位CRC-CCITT，这个值是0x0000F0B8；对于32位，是0xDEBB20E3。这是一个固定值，由CRC多项式决定，切勿随意更改。

配置心得：99%的HDLC应用使用16位CRC。务必确保发送方和接收方的C_PRES和C_MASK配置一致，否则CRC校验永远无法通过。在调试初期，如果怀疑CRC问题，可以尝试在PSMR寄存器中暂时忽略CRC错误（虽然不能禁用校验，但可以屏蔽中断并忽略BD中的CR位），先确保数据能正确收发。

3.2 帧长与缓冲区管理：MFLR、MAX_CNT与MRBLR

这三个参数共同管理着帧的长度和内存使用。

MFLR（最大帧长度寄存器）：定义了你希望接收的HDLC帧的最大字节数（介于两个标志之间的所有字节，包括地址、控制、信息和CRC）。如果接收到的帧超过此长度，超出的部分会被丢弃，并在该帧最后一个BD中设置LG位。这不同于缓冲区大小。例如，你可以设置MRBLR=256（每个缓冲区256字节），但设置MFLR=1500，允许一帧数据占用多个缓冲区，同时又能拒绝过大的非法帧。
MAX_CNT（最大长度计数器）：这是一个硬件内部使用的递减计数器，用于实时跟踪当前帧的长度，与MFLR进行比较。开发者无需直接操作它。
MRBLR（最大接收缓冲区长度）：这个参数在通用的SCC参数区，它定义了每个接收缓冲区描述符（RxBD）所关联的数据缓冲区的最大字节数。它限制了单次DMA传输的数据量。一帧数据可以跨越多个缓冲区。

避坑指南：务必区分MFLR和MRBLR。一个常见的错误是将MFLR设置得小于或等于MRBLR，且只分配一个接收缓冲区。这样，一旦帧长超过缓冲区大小，即使没超过MFLR，也会因为缓冲区用完而触发BSY（忙）事件，导致帧被丢弃。正确的做法是：MFLR根据协议要求设定；MRBLR根据系统内存管理和DMA效率设定（通常为2的幂次方，如256、512）；并准备足够多的RxBD（通过W位形成环表），使得所有RxBD的总容量（MRBLR * BD数量）远大于MFLR。

3.3 地址识别配置：HMASK与HADDR1-4

这是实现寻址和过滤的核心。配置的关键在于理解“掩码”的概念。

HMASK（地址掩码）：16位寄存器。某位为1，表示对应地址位必须严格匹配HADDRn中的值；为0，则表示该位是“不关心”位。例如：
- 要匹配一个确切的16位地址0xAA68，则设置HADDR1 = 0xAA68,HMASK = 0xFFFF。
- 要匹配一个8位地址0x55（忽略高8位），则设置HADDR1 = 0x0055（或0xXX55，高8位任意），HMASK = 0x00FF。
- 要接收广播地址0xFFFF，必须将一个HADDRn（例如HADDR2）设置为0xFFFF，并且对应的掩码位有效。
HADDR1-HADDR4：可编程的匹配地址。硬件会按顺序将接收地址与这四个寄存器比较，只要有一个在掩码后匹配，即认为地址匹配成功。

实战技巧：在多点对等网络中，通常将本地地址写入一个HADDR，将广播地址写入另一个HADDR。HMASK设置为0xFFFF进行精确匹配。如果你需要接收所有帧（如监控模式或点对点无需地址过滤），可以将HMASK设置为0x0000。这样，任何地址都会因为“0 AND X = 0”的掩码操作而匹配成功（因为所有比较位都被屏蔽了）。

3.4 统计计数器：DISFC, CRCEC, ABTSC, NMARC, RETRC

这些16位计数器为链路质量监控和调试提供了宝贵信息。它们由CPM硬件自动维护，通常在初始化时清零。

DISFC（丢弃帧计数器）：计数因缺少空闲缓冲区（所有RxBD的E位都为0，即都满）而被丢弃的无错误帧。这个计数器上涨是缓冲区管理不善的明确信号。
CRCEC（CRC错误计数器）：计数接收到的CRC错误的帧。也包括那些地址不匹配或接收时处于忙状态（BSY）的帧，但不包括溢出错误。上涨表示链路噪声或时钟问题。
ABTSC（中止序列计数器）：计数接收到至少7个连续‘1’（中止序列）的次数。在正常通信中应很少出现，频繁出现可能表示发送端异常或链路中断。
NMARC（非匹配地址接收计数器）：计数地址不匹配的无错误帧。用于监控网络上的其他流量。
RETRC（帧重传计数器）：仅在HDLC总线模式且使能碰撞检测时有效，计数因碰撞而重传的帧。

调试价值：在系统运行不稳定时，定期读取这些计数器比单纯看状态位更能揭示问题的本质。例如，DISFC持续增长，说明你的应用层处理速度跟不上接收速度，需要优化缓冲区数量或处理逻辑。CRCEC和ABTSC增长，则提示你检查物理层时钟稳定性、信号完整性或电缆连接。

3.5 接收帧阈值：RFTHR与RFCNT

如前所述，RFTHR用于设置触发RXF中断所需的帧数。RFCNT是与之配合的内部递减计数器。初始化时，你需要设置RFTHR（例如设为4），并且必须确保接收BD表中有至少等于RFTHR数量的空缓冲区。因为硬件是在一帧接收完毕、准备关闭BD时检查RFCNT。如果此时没有空BD（BSY状态），帧会被丢弃，RFCNT的递减和中断触发逻辑都会被打乱。

配置建议：对于实时性要求高、每帧都需快速响应的场景，设RFTHR=1。对于批量数据传输、追求高吞吐量的场景，可以设RFTHR=4或8，并配合足够大的BD表。一个经验公式是：空闲RxBD数量 >= RFTHR + 1。多出的一个用于应对处理延迟。

4. 缓冲区描述符（BD）与事件寄存器实战解析

BD是CPM与CPU之间数据交换的“合约”，而事件寄存器则是硬件向CPU报告的“消息”。理解它们的每一个状态位，是编写健壮驱动程序的根本。

4.1 接收缓冲区描述符（RxBD）关键位详解

RxBD的状态与控制字包含了帧处理的最终结果。除了通用的E（空）、W（回绕）、I（中断）位，HDLC特有的状态位是诊断问题的关键：

L（帧末）与F（帧首）：用于标识一个BD在帧中的位置。多缓冲区传输时，F和L位帮助软件重组完整帧。
CM（连续模式）：这是一个高级功能。当CM=1时，即使该BD被使用（缓冲区填满），CPM也不会自动清除其E位。这意味着该缓冲区会被循环使用，数据会被覆盖。仅在你知道数据会被及时处理或可以丢弃的特定场景下使用，用错了会导致数据丢失。
LG（长度违规）：帧长超过MFLR。注意：数据长度字段Data Length中记录的仍然是实际接收到的总字节数（包括超出的部分），但缓冲区里只存了MFLR允许的字节数。
NO（非字节对齐帧）：接收到的帧的比特数不是8的倍数。HDLC理论上支持比特填充的透明传输，但最终交付给用户的数据应是字节对齐的。出现此错误通常意味着发送端或本地的比特填充/删除逻辑有问题。
AB（中止序列）：收到>=7个连续‘1’。发送方主动中止或严重错误。
CR（CRC错误）：校验失败。CRC字节仍会存入缓冲区。
OV（溢出）：接收FIFO溢出。这是严重的硬件错误，通常因DMA来不及搬运数据导致，可能伴随数据丢失。
CD（载波检测丢失）：仅NMSI模式。物理链路中断。

处理流程：驱动程序中，处理RX中断后，应遍历所有E=0的RxBD。对于每个BD，先检查错误位（OV,CD,AB,LG,NO,CR），根据错误严重程度决定是丢弃、记录还是尝试修复。然后根据Data Length和L位提取有效数据。最后，必须由软件将该BD的E位重新置1，并清除可能由I位触发而置起的SCCE[RXB]位（写1清除），然后将BD的控制权交还给CPM，以便接收新数据。

4.2 事件寄存器（SCCE）与掩码寄存器（SCCM）

SCCE是中断源的状态寄存器，SCCM用于屏蔽不需要的中断。HDLC模式下，我们关注以下几个核心事件：

RXF（接收帧）：如前所述，每接收完一整帧触发。不可通过RxBD[I]屏蔽，只能通过SCCM[RXF]位屏蔽。
RXB（接收缓冲区）：每个RxBD在使用完毕（填满或因错误关闭）时，如果其I位为1，则触发。用于精细的缓冲区级控制。
TXB（发送缓冲区）：每个TxBD发送完成时，如果其I位为1，则触发。
TXE（发送错误）：发送过程中发生CTS丢失或FIFO下溢时触发。
BSY（忙）：有帧到达，但因无空闲RxBD（所有E=0）而被丢弃时触发。这是缓冲区耗尽的直接信号。
GRA（优雅停止完成）：在执行GRACEFUL STOP TRANSMIT命令后，发送器完成当前帧发送时触发。

中断服务程序（ISR）设计要点：进入ISR后，首先读取SCCE值，保存到临时变量。然后，立即向SCCE写入这个读回的值（写1清除对应位）。这个“读-写”操作是为了清除已处理的事件位，防止重复中断。之后再根据临时变量中的位标志，执行相应的处理程序（如从RxBD取数据，或准备新的TxBD）。务必确保清除操作在判断逻辑之前，这是一个常见的原子性操作要求。

5. 完整初始化流程与编程示例

结合手册中的示例和我的实战经验，一个稳健的SCC HDLC通道初始化流程如下。我们以SCC2使用外部时钟CLK3为例。

5.1 硬件引脚与时钟配置

这是第一步，确保物理信号路由正确。

配置端口A：使能TXD2（输出）和RXD2（输入）。设置PAPAR相应位，清除PADIR和PAODR对应位。
配置端口C：使能RTS2（输出）、CTS2（输入）、CD2（输入）。这需要设置PCPAR和PCSO，并清除PCDIR相应位。注意：CTS和CD的状态变化是通过端口C并行I/O逻辑产生中断的，并非直接来自SCC内部。
配置时钟：将CLK3引脚分配给SCC2。通过SI（串行接口）配置寄存器SICR，设置SICR[R2CS]和SICR[T2CS]为0b110，选择CLK3作为SCC2的收、发时钟。
连接至NMSI：确保SICR[SC2]被清除，使SCC2使用其独立的NMSI引脚，而非与其他SCC共享的TDM时隙。

5.2 参数RAM与缓冲区描述符初始化

这是软件配置的核心。

初始化SDMA：写SDCR = 0x0001，这是标准配置。
设置BD表基址：在双端口RAM中分配RxBD和TxBD表。假设RxBD表起始于0x0000，TxBD表紧随其后于0x0008（每个BD占8字节）。则设置RBASE = 0x0000,TBASE = 0x0008。
执行初始化命令：向CPCR（CPM命令寄存器）写入命令0x0041，执行INIT RX AND TX PARAMS命令。这个命令会使用RBASE和TBASE初始化内部的RBPTR和TBPTR。
配置FIFO控制：设置RFCR = 0x10，TFCR = 0x10（标准值，使能接收和发送FIFO）。
设置缓冲区大小：MRBLR = 0x0100（256字节）。根据你的系统内存和帧大小调整。
配置CRC：对于16位CRC-CCITT，设置C_MASK = 0x0000F0B8，C_PRES = 0x0000FFFF。
配置帧长与阈值：MFLR = 0x0100（最大帧长256字节）。RFTHR = 0x0001（每帧产生RXF中断）。可根据需要调整。
配置地址过滤：假设点对点通信，接收所有地址。设置HMASK = 0x0000，HADDR1-4 = 0。
初始化BD：
- RxBD：假设数据缓冲区在系统内存0x00001000。设置RxBD状态控制字为0xB000。这里0xB000的二进制是1011 0000 0000 0000，即E=1（空，CPM可写），I=1（缓冲区满时产生RXB中断），CM=0（连续模式关闭）。数据长度暂不设置，由CPM写入。缓冲区指针=0x00001000。
- TxBD：假设要发送的数据在0x00002000，共5字节。设置TxBD状态控制字为0xBC00（二进制1011 1100 0000 0000），即R=1（就绪），I=1（发送完成中断），L=1（帧的最后一个缓冲区），TC=1（发送CRC）。数据长度=0x0005，缓冲区指针=0x00002000。

5.3 寄存器最终配置与使能

清除事件寄存器：写SCCE = 0xFFFF，清除所有旧事件。
设置中断掩码：写SCCM = 0x001A。即允许TXE(bit11)、RXF(bit12)、TXB(bit14)中断。注意这里没开RXB，因为我们用RXF基于帧的中断。
配置CPM中断路由：在CIMR（CPM中断屏蔽寄存器）中使能SCC2对应的中断位（例如bit29），并在CICR中设置优先级。
配置GSMR（通用模式寄存器）：
- GSMR_H2: 通常设为0x00000000，使用正常CTS/CD行为，帧间发送空闲符（高电平）。
- GSMR_L2: 配置工作模式。MODE=0b0000选择HDLC。设置TINV/RINV可反转数据极性。关键：先不要设置ENT（使能发送）和ENR（使能接收）位。
配置PSMR（协议特定模式寄存器）：写PSMR2 = 0x0000。表示：NOF=0（帧间标志数最小），CRC=00（16位CRC），RTE=0（关闭自动重传），FSE=0（正常标志），MFF=0（Tx FIFO不允许多帧）。根据你的协议需求调整这些位。
最后使能收发器：这是关键步骤！再次写GSMR_L2，这次将ENT和ENR位置1（例如GSMR_L2 |= 0x00000030）。确保其他配置完成后，最后打开收发使能位。

6. 常见问题排查与调试技巧实录

即使按照手册一步步配置，在实际硬件调试中依然会遇到各种问题。下面是我总结的一些典型故障现象和排查思路。

6.1 根本收不到数据或中断

检查时钟和引脚：这是首要问题。用示波器或逻辑分析仪确认CLK3上有时钟信号，且频率符合预期。确认TXD2/RXD2引脚是否有数据波形。确认RTS/CTS/CD硬件流控信号（如果使用）的电平状态。
检查中断是否使能：确认CIMR中SCC2的中断位已使能，且CPU的中断控制器（如MPC860的SIU）也已配置正确。在ISR中加一个翻转GPIO的操作，用示波器看是否有脉冲，是最直接的验证方法。
检查BD状态：在初始化后、使能接收前，确认第一个RxBD的E位是否为1（空）。使能接收后，发送一帧数据，查看该BD的E位是否被硬件清零。如果没清零，说明数据根本没进BD。
检查SCCE事件位：在ISR或主循环中读取SCCE，看是否有RXF或RXB事件被置起。即使中断被屏蔽，事件位也会被置起。
检查狩猎模式：确保接收器已进入狩猎模式（在使能后自动进入，或通过ENTER HUNT MODE命令强制进入）。如果一直处于非狩猎模式，将无法识别起始标志。

6.2 能收到数据但CRC总是错误

确认CRC配置：双重检查C_PRES和C_MASK是否与对端设备一致。16位CRC-CCITT是最常用的。
检查数据极性：确认GSMR_L[TINV]和[RINV]位是否与线路上的实际数据极性匹配。用示波器观察RXD上的数据波形，与预期的字节对比��
检查比特序和字节序：HDLC协议规定最低位（LSB）先发送。确保你的发送端和MPC860的SCC在比特序上理解一致。对于多字节数据（如地址），也要注意字节序。
尝试绕过CRC：在PSMR中忽略CRC错误（不因CRC错误产生中断），并检查接收到的原始数据是否正确。如果数据正确，那问题很可能就出在CRC配置或硬件计算环节。

6.3 接收不稳定，偶尔丢帧或出现OV/BSY错误

增加缓冲区数量和大小：DISFC或BSY事件上涨是缓冲区不足的明确信号。增加RxBD表的数量（环状链接），并确保MRBLR足够大，能容纳常见的帧。
优化中断处理：如果RFTHR=1但帧很短，中断频率会很高。考虑增大RFTHR，并在ISR中一次性处理多个BD（通过检查E=0遍历所有已满的BD）。
检查DMA与内存访问：确保BD表和数据缓冲区所在的内存区域已被正确设置为可被CPM的SDMA访问（非缓存或写回无效区域）。对于MPC860，可能需要配置内存控制器相关寄存器。
监视统计计数器：定期读取CRCEC,ABTSC,NMARC。CRCEC高表示链路质量差；NMARC高表示收到大量非本机地址帧，可能是网络配置问题。

6.4 发送数据对方收不到

检查TxBD状态：发送命令后，检查TxBD的R位是否被硬件清零（表示已发送完成）。如果没有，可能发送根本没启动。
检查CTS信号：如果使用了硬件流控，确保CTS输入引脚为有效电平（通常低有效）。可以在GSMR中暂时禁用CTS流控测试。
检查发送时钟：确认Tx时钟是否存在且有效。发送器需要时钟才能移位输出数据。
使用环回模式测试：将GSMR设置为内部环回模式，自己发自己收。这是验证SCC控制器本身是否工作正常的最有效手段。如果环回模式下收发正常，问题就出在外围电路或对端设备上。

调试嵌入式HDLC驱动是一个需要耐心和系统方法的过程。核心思路是：先确保物理层（时钟、数据线）正确，再验证数据链路层（BD、中断）正常，最后处理应用层数据。充分利用好统计计数器和各种状态位，它们是指引你找到问题根源的灯塔。