MC68HC908GZ中断与SPI通信：嵌入式开发核心机制详解

1. 项目概述：深入MC68HC908GZ的中断与SPI世界

在嵌入式开发的日常里，有两样东西就像空气和水一样基础又不可或缺：一个是能让CPU从按部就班的循环中“惊醒”过来处理紧急事务的中断机制，另一个就是让芯片能与外部世界“对话”的通信接口。今天，我们就来深挖一款经典8位微控制器——Freescale（现NXP）的MC68HC908GZ系列——在这两方面的设计精髓。这系列芯片在当年的汽车电子、工业控制领域应用广泛，其设计思路至今仍具参考价值。中断机制决定了系统对外部事件的响应速度和可靠性，而SPI（串行外设接口）则是连接各类传感器、存储器和显示模块的高速通道。理解它们如何协同工作，是写出高效、稳定嵌入式固件的基石。无论你是正在维护一个老项目，还是想从经典架构中汲取设计智慧，这篇针对MC68HC908GZ的中断与SPI详解，都能为你提供从寄存器操作到系统设计的全景视角。

2. 中断机制深度解析与实战配置

中断，本质上是一种硬件支持的“插队”机制。当某个特定事件（如定时器溢出、数据接收完成、按键按下）发生时，它会向CPU发出一个紧急服务请求。CPU则会暂停当前正在执行的主程序，转而去执行一段专门处理该事件的子程序（中断服务例程，ISR），执行完毕后再返回主程序继续运行。MC68HC908GZ的系统集成模块（SIM）为我们提供了一套完整且灵活的中断管理体系。

2.1 中断处理流程：从触发到返回的每一个时钟周期

很多人知道中断会“保存现场”，但具体保存了什么、顺序如何，却直接影响着ISR的编写。MC68HC908GZ的中断入口时序图（对应数据手册Figure 15-8）揭示了这一微观过程。

当硬件中断被响应后，CPU并非立即跳转。它首先会完成当前正在执行的那一条指令。这是中断响应的第一个重要特性：原子性。一条指令的执行过程是不可分割的，这保证了程序状态的完整性。当前指令执行完毕后，SIM会检查所有挂起的中断。这里有两个使能条件必须同时满足：全局中断屏蔽位（条件码寄存器CCR中的I位）必须为0（即中断未被屏蔽），且对应中断源自身的局部中断使能位必须置1。

一旦条件满足，真正的“现场保存”才开始。CPU会按固定顺序将关键寄存器压入堆栈：程序计数器高字节（PCH）、程序计数器低字节（PCL）、变址寄存器X、累加器A，最后是条件码寄存器CCR。这里有一个至关重要的细节，也是与早期M6805家族兼容所留下的“历史包袱”：H寄存器（高8位变址寄存器）不会被自动压栈。如果你的ISR中修改了H寄存器，或者使用了涉及H寄存器的变址寻址模式（例如LDA ,X在扩展寻址模式下会用到H:X），你必须手动在ISR开头保存H，并在返回前恢复它，否则程序行为将不可预测。

保存现场后，CPU会自动将I位置1，屏蔽所有后续中断，防止中断嵌套导致堆栈溢出。然后，它从中断向量表中取出对应中断源的向量地址，加载到PC，从而跳转到ISR开始执行。中断返回指令RTI则按相反顺序从堆栈中弹出寄存器，并恢复I位，CPU便从中断点继续执行。

注意：理解这个压栈顺序对于用汇编语言调试至关重要。当你在调试器中查看堆栈内容时，从栈顶向下依次是CCR、A、X、PCL、PCH（假设栈向下增长）。这能帮你快速定位中断返回地址和中断前的机器状态。

2.2 中断优先级与嵌套处理逻辑

当多个中断同时挂起时，谁先被服务？MC68HC908GZ采用固定优先级仲裁。数据手册中的表15-3清晰地列出了所有中断源及其优先级（数字越小优先级越高）。例如，外部IRQ引脚中断的优先级是1，而某些定时器通道中断的优先级可能是3或4。

图15-11展示了一个精妙的场景：一个低优先级中断（INT2）正在执行其ISR时，一个高优先级中断（INT1）发生。由于在INT2的ISR中，CPU的I位已被自动置1（全局中断屏蔽），INT1并不会立即打断INT2。它必须等待，直到INT2的ISR执行到RTI指令。RTI执行时会从堆栈恢复CCR，如果之前I位为0，此时将被恢复为0，从而重新打开全局中断。关键点来了：在RTI指令执行期间、真正返回到主程序之前，CPU会进行中断仲裁。此时高优先级的INT1处于挂起状态，因此CPU不会返回主程序执行下一条指令（如图中的LDA），而是直接转向为INT1服务。这就实现了一种隐式的、有限的中断嵌套：高优先级中断可以“抢占”低优先级中断的返回过程，但无法打断其ISR本身的执行。

这种设计避免了完全嵌套可能带来的复杂堆栈管理，同时保证了高优先级事件的响应延迟是确定且有界的（最坏情况是等待当前ISR执行完毕）。在软件设计时，我们需要遵循一个原则：高优先级中断的ISR应尽可能短小精悍，避免长时间阻塞更低优先级但可能也很重要的中断。

2.3 中断状态寄存器与软件中断（SWI）

除了硬件中断，MC68HC908GZ还支持软件中断（SWI指令）。这是一个不可屏蔽的中断，无论CCR中的I位为何值，执行SWI都会强制触发中断流程。它常用于实现调试断点、操作系统调用或致命错误处理。硬件中断压入堆栈的是PC-1（指向下一条待取指令的地址），而SWI压入的是PC（指向SWI指令本身的地址）。这个细微差别在编写调试监控程序时非常重要。

为了管理多达24个中断源，SIM提供了4个中断状态寄存器（INT1-INT4，地址$FE04-$FE07）。每个中断源在表中都有一个对应的中断标志位（IFx）。这些位是只读的，它们反映了对应硬件模块的原始中断请求状态，即使该中断被局部或全局屏蔽，只要事件发生，标志位仍会被置1。这在调试时极为有用：你可以通过读取这些寄存器，判断是哪个模块产生了事件，即使你没有使能它的中断。

例如，SPI接收完成标志SPRF置位时，INT1寄存器中的IF9位也会置1。在复杂的系统中，当出现异常但不确定中断来源时，轮询这些状态寄存器是快速定位问题的好方法。

2.4 低功耗模式下的中断行为

MC68HC908GZ支持WAIT和STOP两种低功耗模式。WAIT模式下，CPU时钟停止，但外设时钟（如定时器、SPI、SCI）可以继续运行。任何在WAIT模式下被使能的外设中断都可以唤醒CPU。唤醒过程类似于普通中断，但堆栈操作会在WAIT指令周期完成后才开始。STOP模式下，所有时钟都停止，功耗降至最低。只有外部复位、外部中断（IRQ）或某些特定的模块中断（如果配置了相应的唤醒功能）才能唤醒系统。从STOP模式唤醒需要一段“恢复时间”（由CONFIG1寄存器的SSREC位选择4096或32个CGMXCLK周期），在此期间CPU不会立即响应中断，恢复时间结束后才开始正常的堆栈保存和ISR跳转流程。

在设计电池供电设备时，合理利用WAIT和STOP模式，并规划好唤醒中断源，是延长电池寿命的关键。一个常见的技巧是，使用一个周期性唤醒的定时器（配置为在低功耗模式下保持活动），让系统大部分时间处于STOP模式，定时醒来采集数据或检查状态，然后再次进入STOP。

3. SPI通信模块：从理论到寄存器级操作

SPI是一种高速、全双工、同步的串行通信总线。MC68HC908GZ的SPI模块功能相当标准，但细节决定成败。其核心是一个8位移位寄存器，通过MOSI（主出从入）、MISO（主入从出）、SPSCK（串行时钟）和SS（从机选择）四根线进行通信。

3.1 主从模式配置与双缓冲机制

通过设置SPI控制寄存器（SPCR，地址$0010）的SPMSTR位，可以将SPI配置为主模式或从模式。一个黄金法则：在多主机或主从系统中，必须在使能SPI（SPE=1）之前就确定好主从模式。正确的上电初始化顺序是：1) 配置主机的SPI为主模式并设置好时钟参数；2) 使能主机SPI；3) 配置从机的SPI为从模式；4) 使能从机SPI。关闭时的顺序则相反：先禁能从机，再禁用主机。这可以避免总线竞争和模式错误。

SPI模块采用了双缓冲结构：即独立的发送数据寄存器（TDR）和接收数据寄存器（RDR），共享一个移位寄存器。当移位寄存器空闲时，写入SPI数据寄存器（SPDR，地址$0012）的数据会立刻从TDR转移到移位寄存器，并开始发送，同时SPTIE（发送空）标志置位，表示可以写入下一个待发送数据。在发送的同时，来自从机的数据也被移入移位寄存器。当8位数据全部移入后，数据从移位寄存器传输到RDR，SPRF（接收满）标志置位。双缓冲的意义在于：你可以在当前字节正在发送时，就准备好下一个要发送的字节，从而实现近乎连续的流式传输，提高了总线利用率。

3.2 时钟相位与极性：CPHA与CPOL的四种组合

这是SPI配置中最容易混淆，也最关键的部分。CPOL（时钟极性）和CPHA（时钟相位）共同定义了数据采样和驱动的时钟边沿。

• CPOL=0：时钟空闲时为低电平。
• CPOL=1：时钟空闲时为高电平。
• CPHA=0：数据在第一个时钟边沿（即SCK的第一个跳变沿，取决于CPOL）被采样，在第二个边沿切换。
• CPHA=1：数据在第二个时钟边沿被采样，在第一个边沿切换。

数据手册中的图16-5和图16-7完美诠释了这两种模式。一个必须牢记的规则：主设备和从设备的CPOL和CPHA设置必须完全一致，否则通信必然失败。许多SPI外设（如Flash存储器、传感器）的数据手册会明确指定其支持的SPI模式（Mode 0, 1, 2, 3），这其实就是CPOL和CPHA的组合：

• Mode 0: CPOL=0, CPHA=0
• Mode 1: CPOL=0, CPHA=1
• Mode 2: CPOL=1, CPHA=0
• Mode 3: CPOL=1, CPHA=1

实操心得：在修改CPOL或CPHA位之前，务必先清除SPE位以禁用SPI模块。如果在SPI使能状态下更改这些位，可能会导致产生错误的时钟边沿，引发通信错误或从设备状态混乱。

3.3 从机模式下的SS引脚与CPHA的关联

SS引脚在从机模式下的行为与CPHA紧密相关，这是很多开发者踩坑的地方。

• 当CPHA=0时：SS引脚充当了“帧同步”信号。从机在SS下降沿离开空闲状态，并立即在MISO上输出数据的最高位（MSB）。SS必须在每个字节传输之间拉高再拉低。如果SS在传输过程中变高，从机会立即停止驱动MISO并复位其内部状态，即使8个时钟周期还没发完。
• 当CPHA=1时：SS引脚可以（并且通常）在连续传输期间保持低电平。第一个SPSCK边沿标志着传输开始。这种模式适用于单从机系统，可以简化硬件连接（SS可直接接地），但牺牲了选择多个从机的灵活性。

一个重要的警告：在从机模式下，必须确保SPSCK在SS变为有效（低电平）之前处于正确的空闲状态（由CPOL决定）。否则，第一个边沿可能被误认为是时钟信号，导致数据错位。

3.4 波特率生成与传输启动延迟

主模式下，SPI时钟频率由总线时钟和SPR1:SPR0位共同决定，提供4种分频：2、8、32、128分频。最高速率可达总线频率的一半。从机模式下，SPSCK是输入，其最高频率可以等于总线频率，因为它不需要内部分频器分频。

图16-8揭示了主模式下一个有趣的特性：传输启动延迟的不确定性。当你向SPDR写入数据启动传输时，由于内部SPI时钟是自由运行的，而写入操作是异步的，因此从写入到第一个SPSCK边沿出现的时间会有最多一个SPI位时间的抖动。这个抖动范围是：对于2分频，最多2个总线周期；对于128分频，最多128个总线周期。这意味着，如果你需要非常精确地控制数据发送的起始时刻（例如在特定的时间窗口发送），不能仅仅依赖写SPDR的动作，可能需要结合定时器来同步。

4. SPI通信实战：代码实现与错误处理

理解了原理，我们来看如何用代码驱动它。以下示例基于MC68HC908GZ的汇编语言，但逻辑同样适用于C语言。

4.1 主模式SPI初始化与字节发送函数

假设我们使用总线频率为8MHz，SPI时钟设为2MHz（4分频，实际为8MHz/4=2MHz），模式为Mode 0 (CPOL=0, CPHA=0)。

; SPI初始化 (主模式， Mode 0, 2MHz) SPI_MASTER_INIT: BSET SPMSTR, SPCR ; 设置为主模式 BCLR CPOL, SPCR ; CPOL = 0 BCLR CPHA, SPCR ; CPHA = 0 (Mode 0) BCLR SPR1, SPSCR ; SPR1:SPR0 = 0:1 (总线时钟/4) BSET SPR0, SPSCR ; 假设总线8MHz，则SPSCK=2MHz BSET SPE, SPCR ; 使能SPI模块 RTS ; 通过SPI发送一个字节 (参数在累加器A中)，并接收一个字节 (返回值在累加器A中) SPI_TRANSFER: STA SPDR ; 启动传输，写入发送数据 SPI_WAIT: BRCLR SPRF, SPSCR, SPI_WAIT ; 等待接收完成(SPRF置位) LDA SPSCR ; 读取状态寄存器以清除SPRF标志（必须先读状态） LDA SPDR ; 读取接收到的数据到累加器A RTS

代码解析：

1. 初始化时，先配置模式、时钟，最后才使能SPE。这是标准流程。
2. SPI_TRANSFER函数实现了全双工交换。写入SPDR后，SPRF标志会在传输完成后置位。
3. 清除SPRF标志需要两步：先读SPSCR（状态寄存器），再读SPDR（数据寄存器）。这个顺序不能错。
4. 发送空标志SPTIE通常用于中断驱动的发送，在轮询模式下用处不大。

4.2 从机模式下的数据接收与同步

从机模式的代码需要更小心地处理时序。以下是一个从机接收代码的框架，假设CPHA=0。

; SPI从机初始化 (Mode 0) SPI_SLAVE_INIT: BCLR SPMSTR, SPCR ; 清除SPMSTR，设置为从模式 BCLR CPOL, SPCR ; CPOL = 0 BCLR CPHA, SPCR ; CPHA = 0 BSET SPE, SPCR ; 使能SPI模块 ; 注意：从机的SS引脚必须配置为输入，并由外部主设备控制 RTS ; 从机接收服务例程 (轮询方式) SPI_SLAVE_POLL: BRCLR SPRF, SPSCR, SPI_NO_DATA ; 检查是否有数据接收完成 LDA SPSCR ; 清除SPRF标志 LDA SPDR ; 读取主设备发来的数据 ; ... 处理数据 ... ; 如果需要回复，将回复数据写入SPDR，它会在下次主设备发起传输时自动发出 ; LDA REPLY_DATA ; STA SPDR SPI_NO_DATA: RTS

关键点：在从机模式下，尤其是CPHA=0时，从机必须在SS下降沿之前就将要回复的数据写入SPDR。如果写晚了，上次传输留在移位寄存器里的旧数据（或随机值）就会被发送出去。因此，一种常见的做法是在一次接收完成后，立即将下一次可能的回复数据预写入SPDR。

4.3 错误处理：模式错误与溢出错误

SPI模块提供了两种错误检测机制，对应SPSCR寄存器中的MODF和OVRF标志。

模式错误 (MODF)：当SPI配置为主模式（SPMSTR=1）且SPE=1时，如果SS引脚被外部拉低（意味着有另一个设备试图成为主机），则MODF标志置位，SPI模块会自动禁用自己（SPE被清零），并将MISO和MOSI引脚切换为高阻态，以防止总线冲突。处理流程：

1. 读取SPSCR（清除MODF标志）。
2. 重新初始化SPI控制寄存器（SPCR），重新使能SPE。
3. 检查硬件连接，解决多主机竞争问题。

溢出错误 (OVRF)：当接收数据寄存器（RDR）中的数据还未被读取（SPRF仍为1），而移位寄存器又接收完了一个新字节时，就会发生溢出，OVRF标志置位。新接收的数据会丢失。这通常是由于CPU处理速度跟不上SPI接收速度导致的。解决方法：

1. 提高ISR的优先级，确保及时读取数据。
2. 使用DMA（如果支持）或更大的接收缓冲区。
3. 降低SPI通信速率。
4. 在ISR中，读取数据前先检查OVRF标志，以便进行错误计数或系统复位。

使能错误中断（设置ERRIE位）可以在MODF或OVRF发生时产生中断，便于及时处理。但请注意，错误中断和接收完成中断（SPRF）共享同一个中断向量（$FFEA-$FFEB），在中断服务程序中需要查询SPSCR来区分具体是哪种事件。

5. 系统集成与调试技巧

将中断和SPI结合起来，可以构建高效的实时数据采集或控制系统。例如，可以用定时器中断周期性触发ADC转换，然后在ADC转换完成中断中读取数据，并通过SPI中断驱动的方式将数据发送到外部存储器或无线模块。

5.1 中断与SPI的协同工作模式

一种典型的高效模式是：SPI采用中断驱动，且使用双缓冲。

1. 在主程序中初始化SPI和发送缓冲区。
2. 使能SPI发送空中断（SPTIE）。
3. 在SPTIE中断服务程序中，从发送缓冲区取出下一个字节写入SPDR。如果缓冲区空，则禁用SPTIE中断。
4. 同时使能SPI接收满中断（SPRIE）。
5. 在SPRF中断服务程序中，读取SPDR，将数据存入接收缓冲区，并设置信号量通知主程序处理。

这种“后台”通信方式可以极大解放CPU，让主循环专注于业务逻辑。但需要精心设计缓冲区管理，防止溢出。

5.2 常见问题排查与调试实录

在实际开发中，SPI通信失败是家常便饭。下面是一个系统化的排查清单：

调试利器：利用中断状态寄存器。当通信异常时，除了检查SPI自身的状态寄存器（SPSCR），别忘了去读SIM的中断状态寄存器（INT1-$FE04）。如果SPI接收完成中断使能了却没发生，但INT1的IF9位却置1了，那说明中断确实产生了，但可能被全局中断（I位）屏蔽，或者你的中断向量地址配置错了。这些寄存器是窥探系统内部状态的窗口。

最后，关于低功耗设计的一点体会：在STOP模式下，所有时钟停止，SPI自然无法工作。如果你的设备需要通过SPI唤醒，这通常不可行。更常见的模式是，使用一个在STOP模式下仍能运行的外部中断源（如按键、RTC警报）或特定的低功耗定时器唤醒CPU，然后CPU再初始化并启动SPI进行通信。在WAIT模式下，如果SPI时钟源保持活动，SPI模块可以继续工作并产生中断唤醒CPU，这适合于需要间歇性但快速数据交换的低功耗场景。