Xilinx FPGA与TI ADC/DAC EVM时钟配置实战：解决JESD204B链路同步难题

1. 项目概述与核心挑战

如果你正在使用Xilinx的FPGA开发板（比如VC707或ZC706）搭配TI的高速ADC/DAC评估板（EVM）进行原型验证或系统测试，大概率会遇到一个让人头疼的问题：明明按照EVM用户指南一步步操作，HSDC Pro软件也装好了，硬件连上了，但JESD204B链路就是死活建立不起来，或者数据捕获/发送完全不对。问题往往不是出在FPGA逻辑或数据转换器本身，而是隐藏在图形界面（GUI）配置文件里的时钟设置。

TI为自家ADC/DAC EVM提供的配套GUI软件（如DAC3xJ8x GUI、ADC32RFxx GUI等），其默认的配置文件是针对另一套TI自家的、基于Altera FPGA的TSW14J56数据采集卡平台优化的。当你改用Xilinx平台时，尤其是通过TSW14J10这类FMC-USB转接卡连接时，时钟架构变了。Xilinx平台的JESD204B IP核为了获得最大的设计灵活性和对全速率范围的支持，通常要求独立的参考时钟（REFCLK）和核心时钟（Core Clock）输入。而默认的GUI配置往往只输出一个时钟，或者把两个时钟分配到了错误的LMK04828输出引脚上，导致FPGA的收发器无法正确锁定或同步。

这个问题的本质，是时钟分配与硬件路由的不匹配。LMK04828作为时钟发生器，其各个输出通道的默认分频器、使能状态都是为TSW14J56预设的。不修改这些配置，Xilinx FPGA就收不到频率和相位都正确的时钟信号，整个高速串行链路的基础就不复存在。因此，手动修改GUI中的LMK04828寄存器配置，使其适配Xilinx平台的特定时钟需求，就成了打通整个系统的关键一步。这个过程不仅涉及对JESD204B时钟关系的理解，还需要对照具体的硬件原理图，搞清楚哪个时钟信号实际连到了FPGA的哪个引脚上。

2. 核心原理：Xilinx平台的时钟需求与计算

要正确修改配置，首先必须理解Xilinx平台对JESD204B时钟的特殊要求，以及如何从你的系统参数推导出具体的时钟频率。

2.1 REFCLK与Core Clock的作用

在JESD204B系统中，时钟的稳定性和同步至关重要。对于Xilinx的JESD204B IP核（无论是7系列还是UltraScale系列），通常需要两个关键的时钟输入：

1. REFCLK（参考时钟）：这是GTX/GTH/GTY收发器模块的参考时钟，用于驱动收发器的PLL，产生串行器/解串器所需的高速时钟。它直接决定了串行链路的线速率（Lane Rate）。
2. Core Clock（核心时钟）：这是JESD204B IP核内部逻辑（如帧组装/解组装、FIFO控制等）的运行时钟。它的频率与帧时钟（Frame Clock）或本地多帧时钟（LMFC）相关。

Xilinx的设计通常将这两个时钟分开，以提高灵活性，尤其是在处理多通道、多速率应用时。而TI为Altera平台预设的配置，有时会将这两个时钟合并或分配到不适用于Xilinx硬件的输出上。

2.2 时钟频率计算公式

根据TI官方文档（也是你提供资料的核心），时钟频率与串行链路线速率（Lane Rate）直接相关，并分段定义：

• 当线速率在 1 Gbps 到 3.2 Gbps 之间时：

  • REFCLK = Lane Rate / 10
  • Core Clock = Lane Rate / 10也就是说，在这个速率区间内，两个时钟频率相同。

• 当线速率在 3.2 Gbps 到 10.3125 Gbps 之间时：

  • REFCLK = Lane Rate / 20
  • Core Clock = Lane Rate / 40此时，核心时钟是参考时钟的一半。

重要提示：这里的10.3125 Gbps上限是针对Xilinx 7系列FPGA中速度等级为-2的GTX收发器。此外，KC705开发板上的收发器在8 Gbps到9.8 Gbps之间存在一个频率间隙（band gap），无法稳定工作，选择线速率时需要避开这个区间。

举个例子：如果你的DAC采样率为368.64 MSPS，采用JESD204B子类1，LMFS配置为4421（4通道，每通道2个字节/帧，每帧1个多帧），插值因子为1。那么，每个通道的线速率计算为：368.64 MSPS * 2 (字节/采样) * 8 (比特/字节) / 4 (通道) = 1474.56 Mbps。但注意，这是每通道的有效数据速率。JESD204B协议有8b/10b编码开销，因此实际的物理线速率（Lane Rate）要乘以1.25，即1474.56 Mbps * 1.25 = 1843.2 Mbps。不过，在TI的GUI中，“SerDes Line Rate”通常会直接显示这个计算后的物理线速率。对于这个例子，线速率小于3.2 Gbps，所以REFCLK = Core Clock = 1843.2 Mbps / 10 = 184.32 MHz。但等一下，在提供的DAC38J84例子中，GUI显示线速率为7372.8 Mbps，这是因为其LMFS配置和采样率计算出的原始数据速率更高，再经8b/10b编码后得到了此值。此时线速率大于3.2 Gbps，应使用第二个公式：REFCLK = 7372.8 / 20 = 368.64 MHz,Core Clock = 7372.8 / 40 = 184.32 MHz。

2.3 硬件映射：时钟输出到哪个引脚？

知道频率后，还要知道信号去哪儿了。在TSW14J10转接卡上，LMK04828的时钟输出通过FMC连接器连接到Xilinx开发板。根据原理图：

• REFCLK通常由连接到FMC连接器引脚D4和D5（差分对）的LMK04828输出提供。这个输出在GUI中可能对应CLKout0、CLKout1等，具体取决于EVM型号。
• Core Clock通常由连接到FMC连接器引脚G6和G7（差分对）的LMK04828输出提供。这个输出在GUI中经常被默认禁用（Group Powerdown），例如在DAC38J84的GUI中，它对应CLKout12。

务必在操作前，查阅你所使用的具体ADC/DAC EVM的原理图，确认REFCLK和Core Clock具体由LMK04828的哪两个输出通道驱动。这是修改配置的基础，绝对不能搞错。

3. 通用配置修改流程与实战解析

无论你用的是哪款具体的ADC或DAC EVM，修改GUI配置以适应Xilinx平台的流程是相似的。下面我将以一个通用流程为基础，结合你资料中的几个典型案例，拆解每一步的操作细节和背后的原理。

3.1 第一步：确定系统参数并计算时钟

1. 确定JESD204B参数：在对应的ADC或DAC GUI（如ADC32RFxx GUI, DAC3xJ8x GUI）中，根据你的设计需求，设置好L（通道数）、M（转换器数）、F（每帧八位字节数）、S（每帧采样数）以及采样率、插值/抽取因子等。这些参数共同决定了最终的线速率。
2. 获取线速率：设置好参数后，GUI通常会有一个显示框（如“SerDes Line Rate”或类似名称）直接给出计算出的线速率。记下这个值。
3. 应用公式计算：根据上面第2.2节的公式，使用你得到的线速率，计算出你的Xilinx平台所需的REFCLK和Core Clock频率。

3.2 第二步：定位并修改LMK04828时钟输出配置

这是最核心的操作环节，不同型号EVM的GUI布局略有不同，但核心目标一致：找到控制对应时钟输出的LMK04828寄存器设置，并修改其分频器和使能状态。

1. 进入时钟控制页面：在ADC/DAC GUI中，找到LMK04828 Controls或类似的标签页，然后进入Clock Outputs子页面。这里会列出LMK04828的所有时钟输出通道（CLKout0, CLKout1, ... CLKout12等）的配置。
2. 识别目标输出：根据原理图，找到负责REFCLK和Core Clock的特定输出编号。例如，在DAC38J84EVM的示例中，REFCLK对应CLKout0，Core Clock对应CLKout12。
3. 计算并设置分频器（DCLK Divider）：LMK04828的输出频率由输入时钟经分频得到。你需要根据计算出的目标频率，反推出正确的分频值。
   • 已知条件：LMK04828的输入时钟频率（通常由EVM上的晶振或外部时钟提供，可在GUI或EVM手册中找到），以及你计算出的目标输出频率（REFCLK或Core Clock）。
   • 计算公式：分频值 = 输入时钟频率 / 目标输出频率。结果需要取整，且必须是LMK04828支持的分频比（通常是整数）。
   • 操作：在GUI中找到对应输出通道的DCLK Divider下拉框或输入框，将计算出的分频值填入。例如，输入时钟为2949.12 MHz，要得到368.64 MHz的REFCLK，分频值 = 2949.12 / 368.64 = 8。
4. 使能被禁用的输出：一个非常常见的坑是，Core Clock对应的输出默认是关闭的（Group Powerdown）。你必须在GUI中找到该输出通道的Power Down或Group Powerdown复选框，并取消勾选，以启用该时钟输出。在DAC38J84的例子中，就需要取消CLKout12的Group Powerdown。

3.3 第三步：配置HSDC Pro软件并验证

修改完ADC/DAC EVM的时钟配置后，需要回到HSDC Pro软件完成FPGA侧的配置和数据传输测试。

1. 连接与固件加载：在HSDC Pro中，选择对应的ADC或DAC设备型号（如DAC3XJ84_LMF_442）。软件会自动通过TSW14J10给Xilinx FPGA加载相应的固件（.bit文件）。确保硬件连接正确，特别是USB线和JTAG线（如果需要）。
2. 输入数据速率：在HSDC Pro的对应标签页（ADC或DAC），输入与ADC/DAC GUI中设置一致的数据速率（Data Rate），单位是SPS（每秒采样数）。例如，DAC采样率是368.64M SPS。
3. 关键验证点：点击Send（对于DAC）或Capture（对于ADC）按钮后，HSDC Pro通常会弹出一个信息窗口，显示它计算出的线速率（Lane Rate）和所需的REFCLK频率。你必须核对这里显示的REFCLK频率，是否与你之前在ADC/DAC GUI中为REFCLK输出通道计算并设置的频率完全一致！如果不一致，链路必然无法同步。这是验证你前面所有计算和设置是否正确的最直接方法。
4. 触发同步：对于DAC测试，通常需要在DAC GUI中点击Reset DAC JESD Core，然后点击Trigger LMK04828 SYSREF来启动JESD204B链路的初始化和同步过程。
5. 结果观测：如果一切配置正确，对于DAC，你应该能在输出端用频谱仪测量到预期的信号（如10MHz单音）；对于ADC，你应在HSDC Pro的时域或频域图中看到捕获到的输入信号。

4. 不同平台与EVM的特定注意事项

虽然原理相通，但不同的Xilinx开发板和不同的TI EVM组合，会有一些需要特别留意的细节。

4.1 平台资源限制：内存与通道数

Xilinx开发板通过TSW14J10与HSDC Pro配合使用时，其FPGA内部用于数据缓冲的存储器大小是有限的，并且不同型号开发板引出的JESD204B通道数也不同：

实操影响：

• 通道数限制：例如，在KC705上，你无法使用超过4个JESD204B通道的配置（如LMFS=82820，需要8通道）。必须选择4通道或更少的配置模式。
• 存储深度限制：在HSDC Pro的Analysis Window (samples)中，你输入的捕获样本数不能超过上表中的总内存深度。对于多通道ADC，这个值是所有通道共享的。例如，在KC705上使用双通道ADC（2个转换器），最多只能设置128K / 2 = 64K样本每通道。如果设置超过65,536，软件可能会报错或行为异常。

4.2 VC707平台实操案例要点

你提供的资料中包含了在VC707上使用DAC38J84、ADC32RF45和ADC12J4000的详细例子。我们提炼一下关键步骤和易错点：

• DAC38J84EVM (VC707)：

  • 目标：生成10MHz单音，采样率368.64M，LMFS=4421。
  • 关键操作：在DAC3XJ8X GUI的Clock Outputs标签页，将CLKout0（REFCLK）的DCLK Divider设为8（得到368.64MHz），将CLKout12（Core Clock）的DCLK Divider设为16（得到184.32MHz），并务必取消其Group Powerdown的勾选。
  • 验证：在HSDC Pro点击Send后，弹出的窗口应显示Lane Rate: 7372.8 Mbps和Required REFCLK: 368.64 MHz，这与我们的设置吻合。

• ADC32RF45EVM (VC707)：

  • 目标：采样率2G，LMFS=82820，线速率8 Gbps。
  • 时钟计算：线速率>3.2G，故REFCLK = 8G / 20 = 400 MHz，Core Clock = 8G / 40 = 200 MHz。
  • 关键操作：在ADC32RFxx GUI中，CLKout0（FPGA REFCLK）分频设为5，CLKout12（FPGA Core Clock）分频设为10，并取消其Group Powerdown。注意，这个EVM中，ADC自身的REFCLK和SYSREF由CLKout2/3提供，这与给FPGA的时钟是分开的。
  • 硬件连接：这个例子需要两路同步的2GHz外部时钟源，分别连接到EVM的J7和J5，并为ADC提供600MHz的模拟输入。时钟源的质里和同步性直接影响ADC性能。

• ADC12J4000EVM (VC707)：

  • 目标：采样率4G，LMFS=8885，线速率8 Gbps。
  • 特殊之处：这个EVM的GUI（版本A）可能没有直接提供Clock Outputs的图形化设置。你需要切换到Low Level View标签页，通过直接写寄存器来配置。
  • 寄存器操作：
    1. 向地址0x110写入5，设置某个输出的分频为5（用于生成400MHz REFCLK）。
    2. 向地址0x100写入A（或检查是否为A），设置另一个输出的分频为10（用于生成200MHz Core Clock）。
  • 底层逻辑：这种直接写寄存器的方式，绕过了GUI的高级界面，直接操控LMK04828。你需要查阅LMK04828的数据手册，来理解0x100和0x110这些寄存器地址具体控制哪个时钟输出。这要求对芯片寄存器映射有更深了解。

4.3 ZC706平台的额外挑战

ZC706开发板在使用上比VC707更复杂一些，主要有两个特殊点：

1. 缺少直接JTAG：ZC706没有可供TSW14J10的JTAG线直接连接的接头。因此，必须使用Xilinx Vivado工具通过板载的USB-JTAG口来手动加载FPGA比特流文件。

   • 操作流程：在Vivado中打开Hardware Manager，连接板卡，然后指定.bit文件路径进行编程。注意，资料中提到Vivado对长路径名可能有兼容性问题，建议将固件文件（如TSW14J10_ZC706_2vp8.bit）复制到C盘根目录再加载。

2. SYNC信号路由问题（仅限DAC测试）：ZC706的FMC连接器上，引脚F10和F11没有布线，而这两个引脚正好是JESD204B DAC SYNC差分信号的标准位置。

   • 解决方案：必须对TSW14J10转接卡进行物理修改，将SYNC信号跳线到备用的引脚H19和H20上。
   • 具体操作：需要焊接/拆卸转接卡背面的几个0欧姆电阻：
     • 移除：R143, R145
     • 安装（或短接）：R142, R144, R146, R149
   • 重要提示：这个修改仅在进行DAC测试时需要。如果只做ADC测试，则无需改动。

5. 常见问题排查与调试心得

即使严格按照指南操作，在实际调试中也可能遇到各种问题。下面是我在多次实践中总结的一些排查思路和技巧。

5.1 链路无法同步（SYNC信号一直拉高/拉低）

这是最常见的问题，表现为HSDC Pro中链路状态一直显示为“CGS”（代码组同步）或根本不同步，SYNC信号持续为高或低。

• 检查清单：
  1. 时钟频率：再次核对HSDC Pro弹出的“Lane Rate and REFCLK”窗口，确认其要求的REFCLK频率与你实际在LMK04828中配置并输出的频率完全一致。哪怕差几MHz，GT收发器的PLL都无法锁定。
  2. Core Clock使能：百分之九十的问题出在这里！请反复确认Core Clock对应的LMK04828输出通道（如CLKout12）的Power Down或Group Powerdown选项已被取消勾选。GUI默认配置经常是关闭的。
  3. 硬件连接：检查所有FMC连接器是否已牢固锁紧。确保TSW14J10、EVM、开发板的供电都正常，所有电源指示灯亮起。
  4. SYSREF：确认SYSREF信号已正确产生并发送。在DAC测试中，点击Trigger LMK04828 SYSREF后，可以用示波器在EVM的SYSREF测试点上测量是否有脉冲信号。SYSREF的时序（与LMFC边沿对齐）对子类1至关重要。
  5. 线速率范围：确认你的线速率是否在FPGA收发器支持的范围之内，并避开了KC705的8-9.8 Gbps禁区。

5.2 捕获数据杂乱无章或全是噪声

如果链路显示已同步（SYNC变低），但捕获的数据看起来是随机的噪声。

• 检查清单：
  1. 采样率匹配：HSDC Pro中设置的Data Rate (SPS)必须与ADC/DAC GUI中设置的采样率绝对一致。一个是FPGA逻辑处理的速率，一个是转换器工作的速率，两者必须同步。
  2. JESD204B参数匹配：HSDC Pro中选择的设备配置（如ADC32RF45_LMF_82820）必须与ADC/DAC GUI中设置的L、M、F、S参数完全匹配。一个参数对不上，帧结构就全乱了。
  3. 输入信号与时钟：对于ADC测试，检查模拟输入信号是否已正确连接到EVM的输入端口，信号电平是否在ADC的输入范围内。同时，确保ADC的采样时钟（由LMK04828或其他时钟源提供）干净、稳定。
  4. FPGA固件版本：确保你为HSDC Pro和Xilinx板卡使用的是匹配的、最新版本的固件文件。过时的固件可能包含已知的bug。

5.3 特定平台问题（ZC706）

• Vivado编程失败：

  • 确保USB线已连接至ZC706的J1（编程口），并且电脑已安装好Vivado Hardware Server驱动。
  • 如遇路径错误，务必把.bit文件放到简单的路径下，如C:\。
  • 在Vivado Hardware Manager中，如果找不到设备，尝试给ZC706断电再上电，然后重新扫描。

• DAC测试无输出（ZC706）：

  • 首先怀疑SYNC路由问题！如果你在做DAC测试，请立即检查是否已经按照4.3节所述，完成了TSW14J10上电阻的改动（R143,R145移除；R142,R144,R146,R149安装）。这是ZC706进行DAC测试的必要前提，忘记这一步信号永远无法输出。

5.4 调试工具与技巧

1. 示波器是好朋友：不要只依赖软件状态。用示波器测量：
   • REFCLK和Core Clock：确认频率、幅度（差分信号约800mVppd）和信号完整性。
   • SYSREF：确认是否有周期性脉冲。
   • SYNC信号：观察上电和触发同步后的电平变化。
2. 利用LED状态：Xilinx开发板上的用户LED通常被定义为状态指示灯。例如，在KC705上，LED[2]熄灭表示JESD复位完成，LED[0]和[1]亮起表示DAC和ADC SYNC信号有效。这些LED是快速判断FPGA逻辑状态的宝贵线索。
3. 分步验证：不要试图一次性配置所有东西。建议的流程是： a. 先只给EVM和开发板上电，不连接任何GUI。 b. 用示波器测量EVM上LMK04828的时钟输出，确认其默认频率。 c. 打开ADC/DAC GUI，仅配置时钟部分（LMK04828），再次测量，确认输出频率已按预期改变。 d. 最后再打开HSDC Pro，连接、加载固件、尝试建立链路。这样能有效隔离问题。