FPGA笔记8——异步FIFO乒乓操作与深度计算实战

1. 异步FIFO的乒乓操作机制

我第一次在图像处理项目里用异步FIFO时，遇到过数据流中断的尴尬场景。当时摄像头以80MHz输出数据，而DSP处理器只能以50MHz接收，直接使用单FIFO缓冲会导致帧丢失。后来工程师老张教我用了乒乓操作这个"双缓冲戏法"，问题才迎刃而解。

乒乓操作的本质是双FIFO交替工作。想象两个接水的水桶：当A桶接水时，B桶在倒水；A桶接满就切换为倒水状态，同时B桶开始接水。具体到FPGA实现时，需要三个关键设计：

1. 状态机控制：用2bit状态寄存器管理FIFO切换

always @(posedge clk) begin case(state) 2'b00: if(fifo1_wr_full) state <= 2'b01; // FIFO1写满转FIFO2写 2'b01: if(fifo2_wr_full) state <= 2'b10; // FIFO2写满转FIFO1读 //...其他状态转换 endcase end

2. 跨时钟域同步：写满标志需要同步到读时钟域

// 写指针同步到读时钟域（打两拍） always @(posedge rd_clk) begin wr_ptr_sync1 <= wr_ptr; wr_ptr_sync2 <= wr_ptr_sync1; end

3. 空满标志生成：采用格雷码计数器避免亚稳态

// 格雷码转换 assign gray_wr_ptr = (wr_ptr >> 1) ^ wr_ptr; // 满标志判断 assign full = (gray_wr_ptr == {~gray_rd_ptr_sync[ADDR_WIDTH:ADDR_WIDTH-1], gray_rd_ptr_sync[ADDR_WIDTH-2:0]});

在DMT显示时序控制中，这种机制尤其重要。当行同步信号到来时，必须连续输出整行像素。使用乒乓操作可以确保：当FIFO_A在输出第N行数据时，FIFO_B已经在后台缓存第N+1行数据，完全避免了传统反压机制导致的"卡顿"现象。

2. FIFO深度计算的实战方法

去年设计千兆以太网数据采集卡时，我踩过一个坑：按理论最小值设置的FIFO深度导致数据丢失。后来通过背靠背突发传输模型重新计算，才发现实际需要128深度而非理论值100。

深度计算公式的核心是考虑最恶劣场景：

FIFO_depth = burst_length - burst_length * (rd_clk/wr_clk) * (rd_rate)

以80MHz写时钟、50MHz读时钟为例：

• 每100写周期写入80数据 → 突发长度160（背靠背）
• 每10读周期读取6数据 → 读速率0.6
• 计算：160 - 160*(50/80)*0.6 = 100 → 取2^n得128

实际工程中还要考虑：

1. 带宽余量：建议增加20%-30%深度
2. 突发间隔：连续突发需更大深度
3. 时钟抖动：异步时钟可能不同源

我曾用表格对比不同场景下的深度需求：

3. 状态机与指针的协同控制

在电机控制项目中，我设计过一个经典的三段式状态机来管理异步FIFO：

1. 写控制状态机：

always @(posedge wr_clk) begin case(wr_state) IDLE: if(!almost_full) wr_state <= WRITE; WRITE: begin wr_ptr <= wr_ptr + 1; if(almost_full) wr_state <= HOLD; end HOLD: if(!almost_full) wr_state <= WRITE; endcase end

2. 读控制状态机：

always @(posedge rd_clk) begin case(rd_state) IDLE: if(!almost_empty) rd_state <= READ; READ: begin rd_ptr <= rd_ptr + 1; if(almost_empty) rd_state <= HOLD; end HOLD: if(!almost_empty) rd_state <= READ; endcase end

3. 指针同步策略：

• 写指针同步到读时钟域用于空判断
• 读指针同步到写时钟域用于满判断
• 使用格雷码减少亚稳态概率

关键技巧：

• 设置almost_full/almost_empty标志（通常留出2-4个位置余量）
• 读写使能信号需用对应时钟域寄存器打拍
• 复位时指针初始值要一致

4. 跨时钟域数据完整性保障

在医疗设备开发中，我们遇到过ADC采样数据丢失的问题。后来通过以下方法彻底解决：

1. 格雷码计数器设计：

// 二进制转格雷码 function [ADDR_WIDTH:0] bin2gray; input [ADDR_WIDTH:0] bin; begin bin2gray = (bin >> 1) ^ bin; end endfunction // 读写指针生成 always @(posedge wr_clk) begin wr_bin <= wr_bin + wr_inc; wr_gray <= bin2gray(wr_bin); end

2. 同步链设计：

// 写指针同步到读时钟域 always @(posedge rd_clk or negedge rst_n) begin if(!rst_n) begin wr_gray_sync1 <= 0; wr_gray_sync2 <= 0; end else begin wr_gray_sync1 <= wr_gray; wr_gray_sync2 <= wr_gray_sync1; end end

3. 空满判断优化：

// 满判断（写时钟域） assign full = (wr_gray == {~rd_gray_sync2[ADDR_WIDTH:ADDR_WIDTH-1], rd_gray_sync2[ADDR_WIDTH-2:0]}); // 空判断（读时钟域） assign empty = (rd_gray == wr_gray_sync2);

实测数据对比：

这个方案在ECG信号采集中实现了零数据丢失，关键是在跨时钟域传递指针时，格雷码确保每次只有1bit变化，配合双寄存器同步彻底消除了亚稳态风险。