1. 从开关到逻辑门：运算器的原子世界
当你按下电灯开关时，电流通过金属触点完成通路，这个简单的"开/关"状态正是计算机世界的基石。在硬件设计中，晶体管就是这样的微观开关，而逻辑门则是用晶体管搭建的三种基础电路：
- 与门（AND）：就像串联的两个开关，只有两个输入都为1时输出才为1
- 或门（OR）：类似并联的开关，任一输入为1时输出即为1
- 非门（NOT）：最简单的反向器，输出总是与输入相反
用Verilog硬件描述语言可以这样定义与门：
module AND_gate(input a, b, output y); assign y = a & b; endmodule实际硬件中，CMOS工艺的与非门（NAND）通常作为基础构建块。下图展示了一个用MOS管实现的与非门电路，当两个输入均为高电平时，输出才会拉低：
我曾用示波器观察过逻辑门的信号传播延迟——当输入信号频率达到100MHz时，输出信号会出现约2ns的延迟。这个看似微小的数字，在GHz级CPU中会成为制约性能的关键因素。
2. 加法器的进化之路
2.1 一位全加器的诞生
将三个逻辑门巧妙组合，就能实现最基本的加法单元。一个全加器需要处理三个输入（A、B和进位Cin），产生两个输出（和S与进位Cout）。其真值表如下：
| A | B | Cin | S | Cout |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 1 |
| ...（省略其他组合）... |
用Verilog描述的逻辑表达式：
assign S = A ^ B ^ Cin; assign Cout = (A & B) | ((A ^ B) & Cin);2.2 串行进位的困境
将8个全加器首尾相连，就构成了串行进位加法器。我在Xilinx FPGA上实测发现，这种结构完成8位加法需要约16ns，因为进位信号要像多米诺骨牌一样依次传递。当位数增加到32位时，延迟会线性增长到64ns。
2.3 并行进位的突破
超前进位加法器（CLA）通过预判进位打破了这一限制。其核心思想是同时计算所有位的进位，用更多的逻辑门换取时间：
// 4位超前进位生成逻辑 assign G[0] = A[0] & B[0]; assign P[0] = A[0] ^ B[0]; assign C[1] = G[0] | (P[0] & Cin); assign G[1] = A[1] & B[1]; assign P[1] = A[1] ^ B[1]; assign C[2] = G[1] | (P[1] & G[0]) | (P[1] & P[0] & Cin); // 类似逻辑扩展到更高位...在TSMC 7nm工艺下，64位CLA的延迟仅0.3ns，比串行结构快200倍以上。但代价是面积增加约5倍，这就是硬件设计典型的时空权衡。
3. ALU的完整架构
3.1 算术单元的扩展
现代ALU除了加法器，还集成有：
- 桶形移位器：用多级复用器实现单周期移位
- 乘法阵列：采用Booth编码和Wallace树压缩
- 比较器：通过减法结果判断大小关系
一个支持8种运算的ALU控制信号编码示例：
| S[2:0] | 运算类型 |
|---|---|
| 000 | 加法 |
| 001 | 带进位加 |
| 010 | 减法 |
| 011 | 逻辑与 |
| ... | ... |
3.2 标志位的生成逻辑
状态寄存器是CPU决策的关键，其核心标志包括：
- 零标志（ZF）：所有结果位或运算
- 进位标志（CF）：最高位进位输出
- 溢出标志（OF）：最高位进位与次高位进位异或
always @(*) begin ZF = (result == 0); SF = result[WIDTH-1]; // 符号位 OF = (A[WIDTH-1] == B[WIDTH-1]) && (result[WIDTH-1] != A[WIDTH-1]); end在x86架构中，JZ（为零跳转）等指令就是通过检测这些标志位来实现条件分支。
4. 从ALU到处理器
4.1 数据通路的构建
将ALU与寄存器堆、内存接口连接，就形成了基本的数据通路。典型RISC-V流水线中，ALU在EX阶段完成计算。下图展示了五级流水线中ALU的位置：
取指(F) -> 译码(D) -> 执行(E) -> 访存(M) -> 回写(W) ↑ ALU4.2 性能优化技术
现代处理器通过多种技术提升ALU吞吐量：
- 多端口寄存器堆：允许同时读取多个操作数
- 旁路转发：解决数据冒险，避免流水线停顿
- 多发射ALU：如Intel的AVX-512单元可同时执行16个32位加法
在SPECint2017基准测试中，采用4个ALU的处理器比单ALU设计性能提升可达3.8倍，但功耗也相应增加约2.5W。
5. 硬件设计实践指南
5.1 Verilog编码规范
- 始终使用非阻塞赋值（<=）描述时序逻辑
- 组合逻辑用always @(*)或assign语句
- 为关键路径添加寄存器级切割
module ALU #(parameter WIDTH=32) ( input [WIDTH-1:0] A, B, input [2:0] opcode, output reg [WIDTH-1:0] result, output ZF, CF, OF ); always @(*) begin case(opcode) 3'b000: result = A + B; 3'b001: result = A - B; 3'b010: result = A & B; // 其他操作... endcase end assign ZF = (result == 0); // 其他标志位生成... endmodule5.2 时序收敛技巧
- 对长进位链进行流水线分割
- 关键路径采用进位选择加法器
- 使用Synopsys Design Compiler进行逻辑综合时，设置合理的时钟约束
在28nm工艺下，一个优化良好的64位ALU主频可达2.5GHz，而未经优化的设计可能只能跑到1.2GHz。这提醒我们硬件设计需要平衡速度和面积。
