ARM day5

1. 什么是 GIC？

🔸 GIC 全称

GIC（Generic Interrupt Controller，通用中断控制器），是 ARM 公司专门为Cortex-A 系列内核设计的一款集中式中断控制器。

🔸 为什么需要 GIC？

随着 SoC（片上系统）复杂度提升，芯片中集成了大量外设（UART、I2C、SPI、GPIO、USB、Ethernet 等），每个外设都可能产生中断。如果让 CPU 直接处理每个外设的中断：

• 硬件连线复杂：每个外设都需要一根独立的中断线接到 CPU

• 软件处理困难：中断优先级、屏蔽、使能等操作难以统一管理

• 多核支持差：在多核 CPU 上难以实现中断路由

GIC 解决了上述问题，它将所有外设的中断集中管理，统一向 CPU 提交中断请求。

🔸 GIC 主要功能

🔸 GIC 版本演进

💡i.MX6ULL内置的是GIC-400（GIC V2 架构），最多支持 160 个中断源。

2. 什么是协处理器？ARM Cortex-A7 内核配备了几个协处理器？

🔸 协处理器（Coprocessor）定义

协处理器是一种协助主处理器完成特定功能的专用处理单元。在 ARM 架构中，协处理器通过一组专用的指令（MCR/MRC）和寄存器与主 CPU 交互，用于完成主 CPU 不擅长或效率不高的任务。

🔸 ARM 协处理器编号

ARM 架构最多支持16 个协处理器，编号为cp0 ~ cp15：

⚠️ Cortex-A 系列实际只实现了cp14和cp15，其他协处理器编号保留未用。

🔸 cp15 系统控制协处理器

cp15 是 ARM 架构中最重要的协处理器，通过它可以访问 CPU 内部的关键控制寄存器：

🔸 协处理器操作指令

MRC{cond} p15, <opc1>, <Rt>, <CRn>, <CRm>, <opc2> ; 读取 cp15 寄存器到 ARM 寄存器 MCR{cond} p15, <opc1>, <Rt>, <CRn>, <CRm>, <opc2> ; 将 ARM 寄存器写入 cp15 寄存器

常用示例：

; 读取 SCTLR 寄存器到 r0 mrc p15, 0, r0, c1, c0, 0 ​ ; 将 r0 写回 SCTLR 寄存器 mcr p15, 0, r0, c1, c0, 0 ​ ; 读取 GIC 基址到 r1（CBAR 寄存器） mrc p15, 4, r1, c15, c0, 0 ​ ; 设置异常向量表基址（VBAR 寄存器） mcr p15, 0, r0, c12, c0, 0

🔸 Cortex-A7 协处理器总结

3. 为什么要将异常向量表重映射？如何重映射异常向量表？

🔸 为什么要重映射异常向量表？

原因一：异常向量表位置的固定性

ARM 处理器上电复位后，异常向量表默认位于：

绝大多数 MCU/MPU 的启动代码（Boot ROM）都映射在低地址 0x00000000，所以默认情况下异常向量表位于此处。

原因二：每项向量只有 4 字节

异常向量表中每项只有 4 字节（刚好放下 1 条跳转指令），无法容纳完整的中断服务程序：

; 默认异常向量表 b reset_handler ; 0x00: 占 4 字节 b undefined_handler ; 0x04: 占 4 字节 b swi_handler ; 0x08: 占 4 字节 b prefetch_abort_handler ; 0x0C: 占 4 字节 b data_abort_handler ; 0x10: 占 4 字节 b reserved_handler ; 0x14: 占 4 字节 b irq_handler ; 0x18: 占 4 字节 b fiq_handler ; 0x1C: 占 4 字节

真正的中断服务程序往往需要几十甚至上百条指令，无法直接放在异常向量表中。

原因三：NOR Flash / ROM 中无法直接写代码

• NOR Flash支持 XIP（片内执行），但写入困难

• Boot ROM只能读不能写

如果异常向量表位于 NOR Flash 或 ROM 中，运行后无法修改，也难以调试。

重映射的好处

将异常向量表重映射到RAM（高速、可读写）后：

🔸 如何重映射异常向量表？

方法一：通过 SCTLR.V 位切换基址

Cortex-A7 通过 cp15 的c1（SCTLR）寄存器的V 位（bit 13）控制异常向量表位置：

操作示例：

mrc p15, 0, r0, c1, c0, 0 ; 读取 SCTLR 到 r0 orr r0, r0, #(1 << 13) ; 设置 V 位（高端向量 0xFFFF0000） mcr p15, 0, r0, c1, c0, 0 ; 写回 SCTLR

⚠️ 这种方法只能切换到 0x00000000 或 0xFFFF0000 两个固定地址，灵活性差。

方法二：通过 VBAR 寄存器设置基址（Cortex-A7 推荐）

Cortex-A7 提供VBAR（Vector Base Address Register）寄存器，cp15 的c12，可以任意指定异常向量表的基址：

; 将异常向量表基址设置为 0x87800000 ldr r0, =0x87800000 mcr p15, 0, r0, c12, c0, 0 ; 写入 VBAR

这样就可以将异常向量表放到 RAM 的任意位置（如 0x87800000），方便调试和管理。

方法三：完整的异常向量表重映射流程（i.MX6ULL 示例）

; 1. 初始化 DDR bl init_ddr ​ ; 2. 将异常向量表代码拷贝到 DDR 地址 0x87800000 ldr r0, =_start ; 源地址（Flash 中的异常向量表） ldr r1, =0x87800000 ; 目标地址（DDR） ldr r2, =__vector_end ; 结束地址 cpy: ldmia r0!, {r3 - r10} stmia r1!, {r3 - r10} cmp r0, r2 ble cpy ​ ; 3. 通过 VBAR 寄存器重映射异常向量表 ldr r0, =0x87800000 mcr p15, 0, r0, c12, c0, 0 ​ ; 4. 切换 ARM 状态、设置栈指针，然后跳转到 C 语言 main 函数 cps #0x1F ; 切换到 System 模式 msr cpsr_c, #0xD3 ; 切换到 SVC 模式 ldr sp, =0x80800000 ; 设置 SVC 模式栈指针 msr cpsr_c, #0xD7 ; 切换到 Abort 模式 ldr sp, =0x80800000 msr cpsr_c, #0xDB ; 切换到 Undef 模式 ldr sp, =0x80800000 msr cpsr_c, #0xD2 ; 切换到 IRQ 模式 ldr sp, =0x80800000 msr cpsr_c, #0xD1 ; 切换到 FIQ 模式 ldr sp, =0x80800000 msr cpsr_c, #0x13 ; 切换到 SVC 模式 ​ b main ; 跳转到 main 函数

🔸 异常向量表示例（在 DDR 0x87800000 处）

; 异常向量表 b reset_handler ; 0x00: 复位 b undefined_handler ; 0x04: 未定义指令 b swi_handler ; 0x08: 软中断 b prefetch_abort_handler ; 0x0C: 预取中止 b data_abort_handler ; 0x10: 数据中止 b reserved_handler ; 0x14: 保留 b irq_handler ; 0x18: IRQ 中断 b fiq_handler ; 0x1C: FIQ 中断

4. GIC 支持多少个中断，分为哪几类？

🔸 GIC 中断总数

GIC（V2 架构）最多支持1020 个中断源，编号为ID0 ~ ID1019。

🔸 中断分类

GIC 将所有中断分为3 大类：

🔸 三类中断详细说明

1. SGI（软件生成中断）

• 编号：0 ~ 15

• 触发方式：由软件写 GIC 的SGIR 寄存器主动触发

• 典型用途：

  • 多核 CPU 之间的通信（IPI，Inter-Processor Interrupt）

  • 例如 CPU0 需要 CPU1 做一些工作时，CPU0 触发一个 SGI 通知 CPU1

• 特点：

  • 完全由软件控制，灵活性高

  • 只能路由到其他 CPU 核（不能发给触发它的核自身）

2. PPI（私有外设中断）

• 编号：16 ~ 31

• 触发来源：外设，但每个外设只对应一个 CPU 核

• 典型外设：

  • 本地 Timer

  • 看门狗（Watchdog）

  • 性能监控计数器

• 特点：

  • 每个 CPU 核有自己独立的 PPI

  • 多核系统中，每个核看到的 PPI 可能不同

3. SPI（共享外设中断）

• 编号：32 ~ 1019

• 触发来源：SoC 中的各种外设

• 典型外设：

  • GPIO中断

  • UART、I2C、SPI中断

  • USB、Ethernet、SD 卡中断

  • LCD、PWM、ADC中断

• 特点：

  • 所有 CPU 核共享

  • GIC 负责决定路由到哪个 CPU 核

  • 数量最多，是嵌入式开发中最常接触的一类中断

🔸 GIC 中断分类示意图

GIC（最多 1020 个中断 ID = 0 ~ 1019） │ ├─── SGI（0 ~ 15，共 16 个）软件中断（核间通信） │ └─ 写 SGIR 寄存器触发 │ ├─── PPI（16 ~ 31，共 16 个）私有外设中断 │ └─ 本地 Timer、Watchdog 等 │ └─── SPI（32 ~ 1019，共 988 个）共享外设中断 └─ GPIO、UART、I2C、USB、SD 等

🔸 GIC 与 CPU 交互的关键寄存器

5. i.MX6ULL 中支持多少个中断？

🔸 i.MX6ULL 中断总览

i.MX6ULL 共支持160 个中断源，编号ID0 ~ ID159，其中：

💡 i.MX6ULL 的 GIC 实现为GIC-400，属于GIC V2版本，采用 32 位架构，与 Cortex-A7 内核配套。

🔸 i.MX6ULL 常用中断源示例

完整中断号可参考 NXP 官方手册i.MX6ULL Reference Manual中的Chapter 3: Interrupts章节。

🔸 i.MX6ULL 中断处理流程

i.MX6ULL 中断处理流程 ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 1. 中断源发出中断请求（外设产生中断信号） ↓ 2. CPU 响应中断、比较中断优先级 ↓ 3. 保护现场（CPSR → SPSR_<mode>，LR 保存返回地址） ↓ 4. 切换到 IRQ 模式，跳转到异常向量表 ↓ 5. 执行中断服务函数（irq_handler） ↓ 6. 读取 GIC 的 GICC_IAR 寄存器，得到中断 ID ↓ 7. 根据中断 ID 调用对应的中断处理函数 ↓ 8. 处理完成后，写 GIC 的 GICC_EOIR 寄存器通知 GIC ↓ 9. 恢复现场（SPSR → CPSR，返回到被打断的程序继续执行）

🔸 i.MX6ULL 中断初始化示例（伪代码）

/* 1. 初始化 GIC 控制器 */ void GIC_Init(void) { /* 关闭所有 SPI 中断 */ for (i = 32; i < 160; i += 32) { GICD_ICENABLER[i / 32] = 0xFFFFFFFF; } ​ /* 设置所有 SPI 中断优先级为最低 */ for (i = 32; i < 160; i += 4) { GICD_IPRIORITYR[i / 4] = 0xFFFFFFFF; } ​ /* 设置所有 SPI 中断目标为 CPU0 */ for (i = 32; i < 160; i += 4) { GICD_ITARGETSR[i / 4] = 0x01010101; } ​ /* 使能 GIC */ GICD_CTLR = 3; GICC_CTLR = 1; } ​ /* 2. 使能某个外设的中断（如 GPIO1_18） */ void GIC_EnableIRQ(IRQn_Type IRQn) { GICD_ISENABLER[IRQn / 32] |= (1 << (IRQn % 32)); } ​ /* 3. 设置中断优先级 */ void GIC_SetPriority(IRQn_Type IRQn, uint8_t priority) { GICD_IPRIORITYR[IRQn / 4] |= (priority << ((IRQn % 4) * 8)); } ​ /* 4. 中断服务函数（Cortex-A7 通用入口） */ void irq_handler(void) { uint32_t intID = GICC_IAR; /* 读取中断 ID */ /* 根据中断 ID 调用对应处理函数 */ system_irq_handler(intID); GICC_EOIR = intID; /* 通知 GIC 中断处理完成 */ }

🔸 CPSR 中断相关控制位

相关汇编指令：

cpsie i ; 使能 IRQ 中断（CPSR.I = 0） cpsid i ; 禁止 IRQ 中断（CPSR.I = 1） cpsie f ; 使能 FIQ 中断 cpsid f ; 禁止 FIQ 中断 msr cpsr_c, r0 ; 修改 CPSR 低 8 位

📝 总结

🔗 中断相关关键寄存器速查