TI C6000 DSP GPIO中断与HPI接口实战：寄存器解析与避坑指南

1. 项目概述与核心价值

在嵌入式系统开发，尤其是基于德州仪器（TI）C6000系列DSP或类似高性能微控制器的项目中，有两个看似基础却至关重要的“桥梁”角色：通用输入输出（GPIO）和主机端口接口（HPI）。GPIO是芯片与外部物理世界交互的“神经末梢”，而HPI则是芯片与外部主处理器进行高速数据交换的“高速公路”。很多工程师在初期可能只把它们当作简单的数据位或并口来用，但真正深入其寄存器级操作，尤其是中断管理和主机通信协议，往往是项目从“能跑”到“跑得稳、跑得快”的关键分水岭。

我经历过不止一个项目，因为对GPIO中断的边沿触发和状态清除机制理解不透，导致系统出现难以复现的偶发性误触发或中断丢失；也遇到过因为HPI的地址自增模式或握手信号配置不当，造成主从处理器之间数据传输错位、效率低下甚至死锁。这些坑，往往在数据手册的字里行间，尤其是在那些寄存器位域的描述和时序图的细节里。本文就将结合TI官方文档SPRUH83C中的核心内容，为你深入拆解GPIO中断寄存器（以CLR_FAL_TRIGn和INTSTATn为例）与HPI主机接口的工作原理。我的目标不是复述手册，而是结合我踩过的坑和实战经验，告诉你这些寄存器每一位的真实含义、配置时的“潜规则”，以及如何将它们组合起来，构建出稳定、高效的硬件交互层。无论你是正在调试一个需要快速响应外部事件的传感器系统，还是在设计一个双核协同处理的数据采集板，理解这些底层机制都将让你事半功倍。

2. GPIO中断寄存器深度解析：从响应到清除

GPIO中断是嵌入式系统实现实时响应的基石。很多新手会困惑：我配置了上升沿触发，为什么有时候没反应？中断处理函数里清了标志位，为什么中断又立刻进来了？这些问题，根源在于对中断“使能”、“触发”、“状态”、“清除”这几个状态机的转换理解不够清晰。我们以TI C6000系列中典型的GPIO模块为例，深入看看两个关键寄存器是如何协作的。

2.1 中断状态寄存器（INTSTATn）：系统的“眼睛”

INTSTATn寄存器（例如INTSTAT01, INTSTAT23等）是系统监控GPIO引脚中断事件的“眼睛”。它的每个位（GPkPj）直接对应一个具体的GPIO引脚（Bank k的Pin j）。

关键特性解析：

• 只读状态位：当某个GPIO引脚上发生了符合条件的中断事件（例如配置为下降沿触发，且确实检测到下降沿），对应的INTSTATn位会被硬件自动置为1。这是一个状态标志，告诉你“有事发生”。
• 写1清除（W1C）机制：这是最容易出错的地方。该寄存器的清除方式不是简单的写0，而是写1清除（Write-1-to-Clear）。在中断服务程序（ISR）中，你必须向该位写入1，才能将其清零，表示中断已被处理。写入0是无效操作。这种设计可以有效防止软件误写覆盖掉其他尚未处理的中断状态。
• 位宽与分组：通常，一个INTSTATn寄存器管理两个GPIO Bank（各16个引脚），共32位。例如，INTSTAT01管理Bank 0和Bank 1的所有引脚中断状态。

实操要点与避坑指南：

注意：在清除中断状态时，务必采用“读取-修改-写回”或直接的位设置操作，避免影响其他引脚的中断状态。例如，使用INTSTAT01 |= (1 << pin_bit_position);来清除特定引脚的中断状态（因为写1清除），而不是直接给整个寄存器赋值。

常见问题：中断“粘滞”有时你会发现，即使外部信号已经稳定，中断标志位清了又立刻被置起，仿佛中断被“粘住”了。这通常不是寄存器的问题，而是电气噪声或信号抖动导致的。GPIO输入引脚在边沿附近如果存在抖动，会在极短时间内产生多个边沿，从而多次触发中断。解决方法除了在ISR中高效清除标志位，更关键的是：

1. 硬件滤波：在GPIO引脚增加RC低通滤波电路，滤除高频噪声。
2. 软件去抖：在ISR中，进行短延时（微秒级）后再次读取引脚电平，确认信号是否真的稳定在预期状态，再执行核心逻辑。
3. 配置去抖：部分高级MCU的GPIO模块自带可编程的数字滤波器（Debounce Filter），可以直接在寄存器中配置滤波时钟周期，这是最干净利落的解决方案。

2.2 清除下降沿触发中断寄存器（CLR_FAL_TRIGn）：精细化的“开关”

CLR_FAL_TRIGn寄存器（如CLR_FAL_TRIG01）的作用非常特定：禁用指定GPIO引脚上的下降沿触发中断功能。注意，它不是用来清除已经发生的中断状态（那是INTSTATn的活），而是用来动态关闭某个引脚的中断触发能力。

工作原理深度剖析：这是一个典型的“置位/清除”寄存器对中的“清除”端。通常，会有一个对应的SET_FAL_TRIGn寄存器用于使能下降沿触发。这种设计模式在硬件中很常见，优点在于软件操作是“原子性”的，无需先读取整个寄存器状态，再修改某一位，最后写回。你可以直接对CLR_FAL_TRIGn的某一位写1，硬件会自动清零对应引脚的下降沿触发使能位，而完全不影响其他引脚的配置。

关键位行为（如表19-13所述）：

• 向CLR_FAL_TRIGn寄存器的GPkPj位写入1：意味着“禁止GPIO Bank k的Pin j因高到低（下降沿）的转换而产生中断”。
• 读取行为的一致性：手册中特别强调，无论是读取SET_FAL_TRIGn还是CLR_FAL_TRIGn中对应的GPkPj位，你得到的值都反映了该引脚下降沿中断功能当前是否被使能。如果使能，则两个寄存器中的该位都读为1；如果禁用，则都读为0。这为软件查询当前配置状态提供了便利，无需记忆上次操作的是哪个寄存器。

应用场景与策略：

1. 动态中断管理：在系统运行时，某些引脚的中断可能只在特定阶段需要。例如，一个用于唤醒系统的按键中断，在系统进入正常工作模式后可以暂时禁用，以避免误触发。此时，向CLR_FAL_TRIGn对应位写1即可。
2. 中断源隔离：当调试一个复杂的中断问题，怀疑是某个特定引脚引起的中断风暴时，可以快速通过CLR_FAL_TRIGn单独禁用该引脚的中断，而不影响其他引脚，从而进行问题定位。
3. 与INTSTATn的协同：禁用中断触发（CLR_FAL_TRIGn）并不会自动清除可能已经挂起的中断状态（INTSTATn）。因此，在禁用某个引脚的中断前，最好先读取并清除INTSTATn中对应的位，避免一个“遗留”的中断状态在重新使能后立即被误处理。

3. HPI主机接口架构与工作流程

如果说GPIO是“点对点”的慢速交互，那么HPI就是“块数据”的高速通道。它允许一个外部主机处理器（如ARM、FPGA或另一个DSP）像访问自己内存一样，直接读写目标处理器（从设备）的内部存储空间，这对于主从协同计算、引导加载、大数据量交换场景至关重要。

3.1 HPI核心组件与角色

HPI可以看作一个精心设计的“邮局”和“快递系统”：

• HPIC (HPI Control Register)：控制中心。主机和CPU都能访问。用于配置HPI工作模式（如半字顺序、地址寄存器模式）、发起或清除中断（HINT位）、监控HPI状态（如FIFO状态、就绪状态）。它是双方通信的“控制面板”。
• HPIA (HPI Address Register)：地址仓库。实际上分为HPIAR（读地址寄存器）和HPIAW（写地址寄存器）。主���通过写入HPIA来告诉HPI：“我要从/向这个内存地址开始存取数据”。它存储的是目标处理器内存空间的字节地址，且必须32位字对齐（最低两位为0）。
• HPID (HPI Data Register) / FIFOs：数据中转站。所有进出目标处理器的数据都暂时存放在这里。在非自增模式下，它像一个简单的32位寄存器。在地址自增模式下，其背后连接着8字深的读写FIFO，可以实现突发传输，隐藏访问延迟，大幅提升连续数据块的传输效率。
• HPI DMA逻辑：无声的快递员。这是一个独立于CPU核心和EDMA的专用DMA引擎。它的任务就是在后台，默默地将HPID/FIFO中的数据搬运到HPIA指定的内存地址，或者反过来。这个过程对CPU是透明的，CPU可以继续执行其他任务。

3.2 关键信号线解析：通信的“语言”

HPI通过一组信号线与主机对话，理解每个信号的角色是正确连接和驱动的关键。

关于UHPI_HDS1/2连接的深度解析：这是连接中最易混淆的部分。内部真正的选通信号HSTRB是由UHPI_HCS、UHPI_HDS1和UHPI_HDS2三者逻辑组合产生的。主机的选通信号类型决定了你的连接方式：

• 主机有独立的读、写选通（均为低有效）：这是最理想的情况。分别连接到UHPI_HDS1和UHPI_HDS2即可。此时UHPI_HR/W信号可能不再需要，因为方向已由选通信号隐含，但为保险起见，仍需按时序要求提供。
• 主机只有一个低有效选通：将该选通信号连接到UHPI_HDS1或UHPI_HDS2中的任意一个，并将另一个引脚接高电平（VCC）。
• 主机只有一个高有效选通：将该选通信号连接到UHPI_HDS1或UHPI_HDS2中的任意一个，并将另一个引脚接低电平（GND）。

重要经验：绝对不建议将UHPI_HDS1和UHPI_HDS2都接固定电平，然后只用UHPI_HCS作为选通。这可能导致内部时序错乱。UHPI_HCS更适合作为器件使能，而UHPI_HDSx才是真正的数据锁存脉冲。

3.3 单HPIA与双HPIA模式：地址管理的两种哲学

HPI设计了两个内部地址寄存器：HPIAR（用于读操作）和HPIAW（用于写操作）。但主机可以通过HPIC中的DUALHPIA位，选择以两种视角来使用它们：

1. 单HPIA模式 (DUALHPIA = 0)：

• 视角：主机认为只有一个统一的HPIA寄存器。
• 行为：
  • 主机执行一次HPIA写操作，会同时更新HPIAR和HPIAW。
  • 在自增读/写周期，两个地址寄存器都会自增。
  • 主机读HPIA，返回的是HPIAR的值（此时应与HPIAW相同）。
• 优点：逻辑简单，适用于读写操作交替不频繁，或总是从相同地址开始读写的情景。
• 致命陷阱：切换数据方向时必须重新初始化HPIA！例如，主机先进行了一系列读操作（HPIAR和HPIAW都在自增），然后想改为写操作。如果直接开始写，HPI会使用HPIAW的当前地址（也就是读地址）作为写入目标，这很可能不是你想要的位置。必须在改为写操作前，重新执行一次HPIA写周期，将目标写入地址明确设置到HPIAW中。

2. 双HPIA模式 (DUALHPIA = 1)：

• 视角：主机认识到HPIAR和HPIAW是两个独立的寄存器。
• 行为：
  • HPIA的访问对象由HPIASEL位决定：HPIASEL=1时访问HPIAR，HPIASEL=0时访问HPIAW。此位由主机软件设置。
  • 自增读周期只增加HPIAR，自增写周期只增加HPIAW。两者完全独立。
• 优点：非常灵活。主机可以预先设置好读和写的起始地址，然后交替进行读/写操作而无需反复重设地址，非常适合“乒乓”缓冲或流水线处理。
• 操作流程：主机先通过写HPIC设置DUALHPIA=1和HPIASEL，然后分别向HPIAR和HPIAW写入各自的起始地址，之后就可以自由地交替进行自增读和自增写操作了。

模式选择建议：对于大多数单向流式数据（如主机向DSP加载代码，或DSP向主机上传结果），单HPIA模式更简单。对于复杂的双向交互协议（如主从协同处理，需要不断交换中间数据），双HPIA模式能显著减少地址设置开销，提升效率。

4. HPI完整数据传输协议与实操步骤

理解了组件和信号，我们来看一次完整的HPI访问是如何“握手”完成的。这个过程是异步的，主机以自己的时钟运行，HPI以处理器的时钟运行，UHPI_HRDY就是协调两者的“节拍器”。

4.1 基本读写周期时序分解

我们以一个主机读取DSP内存数据的**HPID读周期（带自增）**为例，拆解每一步：

1. 建立阶段：

   • 主机驱动UHPI_HCNTL[1:0] = 01b（HPID带自增），UHPI_HR/W = 1（读），UHPI_HHWIL = 0（第一个半字）。
   • 主机拉低UHPI_HCS（选中HPI）。
   • 主机驱动地址/数据总线UHPI_HD[15:0]为高阻（准备接收数据）。

2. 锁存与启动阶段：

   • 主机激活选通信号（例如，拉低UHPI_HDS1）。在UHPI_HDS1的下降沿，HPI内部锁存UHPI_HCNTL、UHPI_HR/W、UHPI_HHWIL等控制信息。
   • HPI解码控制信息，发现是一个自增读请求。它首先检查内部读FIFO是否有有效数据。如果没有，则HPI DMA逻辑会根据HPIAR中的地址，发起一次从DSP内存到HPID/FIFO的读取操作。
   • 在此期间，HPI会拉高UHPI_HRDY，告诉主机：“我还没准备好，请等待”。

3. 数据传输阶段：

   • HPI DMA逻辑完成内存读取，数据被放入HPID/FIFO。
   • HPI将数据驱动到UHPI_HD[15:0]总线上，并拉低UHPI_HRDY，通知主机：“数据已就绪，请锁存”。
   • 主机检测到UHPI_HRDY变低，从数据总线上读取第一个16位半字。
   • 主机拉高UHPI_HDS1（结束第一个半字传输），HPI内部HSTRB信号产生上升沿。

4. 第二个半字与地址自增：

   • 主机驱动UHPI_HHWIL = 1（第二个半字），保持其他控制信号不变。
   • 主机再次拉低UHPI_HDS1。HPI锁存控制信息，发现是同一个周期的第二部分。
   • 由于数据已在FIFO中，HPI立即（或很快）驱动第二个16位半字到总线，并拉低UHPI_HRDY。
   • 主机读取第二个半字，拉高UHPI_HDS1。
   • 在第二个半字传输完成后，HPI内部将HPIAR地址寄存器自动增加4（因为访问了一个32位字，即4字节），为下一次读取做好准备。

5. 周期结束：主机可以拉高UHPI_HCS结束本次访问，或保持低电平开始下一个周期。

写周期的过程类似，但数据流方向相反：主机在UHPI_HRDY变低后，将数据放到总线上，然后激活选通；HPI在选通上升沿锁存数据到HPID，然后由HPI DMA逻辑将其写入HPIAW指定的内存地址。

4.2 配置与数据传输的代码级实操

以下是一个模拟的主机端（C语言风格）操作流程，假设使用单HPIA模式：

// 步骤1: 初始化HPI控制寄存器 (HPIC) // 假设通过某种底层写函数 write_hpi(ctrl, addr, data) 来操作 // 设置半字顺序为 高半字先传 (HWOB=0)， 单HPIA模式 (DUALHPIA=0) // HPIC是一个32位寄存器，但通过16位总线分两次写入 uint32_t hpic_value = 0x00000000; // HWOB=0, DUALHPIA=0, 其他位默认 write_hpi(CTRL_HPIC, ADDR_HPIC, (uint16_t)(hpic_value & 0xFFFF)); // 写低半字，UHPI_HHWIL=0 write_hpi(CTRL_HPIC, ADDR_HPIC, (uint16_t)((hpic_value >> 16) & 0xFFFF)); // 写高半字，UHPI_HHWIL=1 // 步骤2: 设置起始地址 (HPIA) uint32_t target_dsp_address = 0x80000000; // DSP内存中的目标地址，必须4字节对齐 write_hpi(CTRL_HPIA, ADDR_HPIA, (uint16_t)(target_dsp_address & 0xFFFF)); // 写地址低半字 write_hpi(CTRL_HPIA, ADDR_HPIA, (uint16_t)((target_dsp_address >> 16) & 0xFFFF)); // 写地址高半字 // 步骤3: 进行突发数据读取 (HPID with auto-increment) uint32_t data_buffer[256]; for(int i = 0; i < 256; i++) { // 每次读取一个32位字，HPIAR地址会自动+4 uint16_t low_half = read_hpi(CTRL_HPID_AUTOINC, ADDR_HPID); // UHPI_HHWIL=0, 读低半字 uint16_t high_half = read_hpi(CTRL_HPID_AUTOINC, ADDR_HPID); // UHPI_HHWIL=1, 读高半字 data_buffer[i] = (uint32_t)high_half << 16 | low_half; // 注意：实际读取时，必须在两次半字访问间检查UHPI_HRDY，这里为简洁省略 } // 步骤4: (可选) 发送中断给DSP (通过HPIC) hpic_value = 0x00000001; // 设置HINT位为1，产生中断 write_hpi(CTRL_HPIC, ADDR_HPIC, (uint16_t)(hpic_value & 0xFFFF)); write_hpi(CTRL_HPIC, ADDR_HPIC, (uint16_t)((hpic_value >> 16) & 0xFFFF)); // DSP端的中断服务程序需要清除此中断标志

关键提示：上述代码中的CTRL_HPIC、ADDR_HPIC等是对UHPI_HCNTL[1:0]和主机地址映射的抽象。实际底层函数read_hpi/write_hpi需要严格按照时序操作UHPI_HCS、UHPI_HDSx、UHPI_HRDY等信号。

5. 实战疑难杂症与深度调试技巧

理论通了，不代表板上能跑。下面是我在多个项目中总结的HPI和GPIO中断相关的高频问题与排查手段。

5.1 HPI通信失败排查清单

当HPI通信无法建立时，按以下顺序排查：

1. 电源、时钟、复位：最基础也最易忽略。确认DSP和主机端的电源稳定，HPI模块的时钟（通常来自主时钟分频）已使能，且芯片已脱离复位状态。
2. 引脚复用配置：这是第一道“拦路虎”。许多MCU的HPI引脚与GPIO或其他外设复用。必须检查系统配置寄存器（如TI芯片的PINMUX或CFGCHIP寄存器），确保相关引脚已正确配置为HPI功能，而不是GPIO模式。
3. 信号连接与电气：
   • 用示波器或逻辑分析仪，首先测量UHPI_HCS和UHPI_HDSx。确认主机确实发出了符合时序的选通脉冲。
   • 测量UHPI_HRDY。如果主机发起访问后，UHPI_HRDY一直为高，说明HPI内部未就绪。可能原因：HPI模块未使能、时钟错误、或内部DMA逻辑故障。
   • 检查UHPI_HD总线。在读写周期，数据/地址波形是否清晰？有无过冲、振铃？总线上的上拉/下拉电阻是否必要且值合适？
4. 初始化序列：HPI是否需要特定的初始化序列？例如，某些器件需要在访问HPI前，先配置其时钟分频器或释放局部复位。
5. 控制信号采样点：UHPI_HCNTL和UHPI_HR/W是在UHPI_HDSx的下降沿被HPI锁存的。确保在这些信号变化到选通下降沿之间，有足够的建立时间（Setup Time）。
6. 半字顺序（HWOB）：这是数据错位的常见原因。如果主机和HPI设置的半字顺序不匹配，你读到的32位数据高低半字会是颠倒的。一个简单的测试方法：向一个已知地址写入一个特定的32位值（如0x12345678），然后立即读回。如果读回的是0x56781234，那就是HWOB配置反了。
7. 地址对齐：HPIA必须写入4字节对齐的地址。写入非对齐地址的行为是未定义的，可能导致访问错误或数据错位。

5.2 GPIO中断异常排查指南

1. 中断完全无响应：

   • 检查中断使能：除了SET_FAL_TRIGn等触发类型寄存器，GPIO模块通常还有一个全局中断使能寄存器（如INTENn）和引脚级中断使能寄存器。确保相关使能位都已打开。
   • 检查CPU核心中断：GPIO模块产生的中断需要连接到CPU的中断控制器（如TI的INTC）。需要配置中断控制器，将GPIO中断源映射到特定的CPU中断线，并使能该中断线。
   • 检查中断服务程序（ISR）向量表：ISR的入口地址是否正确注册到了向量表的对应位置？

2. 中断频繁误触发：

   • 电气噪声：如前所述，是首要怀疑对象。用示波器查看GPIO引脚波形，看边沿附近是否有毛刺。
   • 软件清除不当：确认在ISR中清除的是INTSTATn状态位，而不是触发使能位。并且清除操作要足够早，避免ISR执行时间过长，期间同一引脚又发生事件，被误认为是未清除的旧中断。
   • 中断类型配置错误：确认配置的是你想要的边沿（上升沿、下降沿、双边沿）。例如，一个按键电路本想配置为下降沿中断（按下触发），如果错配为上升沿，则松开时才会触发。

3. 中断性能瓶颈：

   • 对于高速脉冲计数类应用，GPIO中断的进入和退出开销可能成为瓶颈。此时应考虑：
     • 使用GPIO模块的中断聚合功能（如果支持），将多个引脚的中断合并为一个事件。
     • 使用DMA配合GPIO：某些高端MCU的GPIO模块可以配置为在电平变化时直接触发DMA传输，将引脚状态批量搬运到内存，再由软件处理，完全 bypass 中断开销。
     • 使用专用外设：如eCAP（增强型捕捉模块）或eQEP（增强型正交编码器脉冲模块）来处理高频脉冲信号，它们是为这类任务量身定做的。

5.3 高级技巧：利用HPI FIFO提升吞吐量

HPI内部的8字深FIFO不是摆设。在连续大数据块传输时，正确利用它可以极大提升效率。

• 预取（Prefetch）机制：当主机启动一个HPID读周期时，如果FIFO为空，HPI DMA逻辑会一次性从内存读取最多8个字（32字节）填充到读FIFO。后续主机连续读取时，数据直接从FIFO中取出，无需每次等待内存访问延迟。优化建议：主机应尽量进行连续的、顺序的读操作，以最大化FIFO的效用。
• 写FIFO的利用：主机连续写入时，数据先进入写FIFO，HPI DMA逻辑在后台将FIFO中的数据批量写入内存。只要主机写入速度不超过DMA的搬运��力，且FIFO未满，主机就可以持续写入而不必等待。关键点：监控UHPI_HRDY。如果FIFO快满了，UHPI_HRDY会变高，主机必须暂停写入。
• 超时（Timeout）处理：HPI控制寄存器中可能有FIFO超时配置。如果DMA搬运因故（如访问的内存区域被CPU锁定）长时间无法完成，导致FIFO停滞，超时机制可以产生错误中断，防止系统死锁。在可靠性要求高的系统中，建议启用并处理超时中断。

6. 系统集成与性能优化考量

将GPIO和HPI放到整个嵌入式系统的角度看，它们的配置和用法需要更高的统筹规划。

GPIO中断与系统实时性： 在实时操作系统中，GPIO中断的优先级设置至关重要。一个高频率的GPIO中断如果优先级设置不当，可能会阻塞其他关键任务（如通信、控制算法）。需要根据中断的紧急程度，合理配置中断控制器的优先级。同时，ISR的设计要遵循“快进快出”原则，只做最必要的标志位清除和事件记录，将复杂的处理推送到任务中执行。

HPI与系统内存架构： HPI访问的是处理器的整个内存映射空间。这意味着主机可以访问DSP的片内RAM、片外RAM甚至外设寄存器。但这把双刃剑需要小心使用：

• 性能：访问片内RAM的速度远快于片外RAM。对于需要高速交换的数据缓冲区，应将其定义在片内RAM中。
• 安全性：主机可以改写DSP的程序代码或关键数据。在系统设计时，可以考虑通过内存保护单元，将关键代码区设置为HPI不可访问，或仅在引导加载阶段开放HPI写入权限。
• 一致性：当CPU和HPI DMA同时访问同一块内存时，需要考虑数据一致性问题。对于C6000 DSP，通常片内RAM支持并行访问，冲突由硬件仲裁。但对于片外SDRAM，可能需要软件上使用信号量或关中断等手段进行保护。

HPI作为Bootloader的通道： 许多DSP支持通过HPI进行引导加载。主机在上电后，通过HPI将程序代码和数据写入DSP的指定内存区域，然后触发DSP从该地址开始执行。这种方式非常灵活，但需要注意：

1. 引导加载程序的初始部分（通常是一级引导器）必须放在DSP上电后HPI能访问到的内存中（通常是片内RAM）。
2. 主机需要知道DSP的内存映射，以及引导流程的详细步骤（例如，如何配置PLL、时钟，如何跳转到主程序入口）。
3. 传输过程中需要有校验机制（如CRC），确保加载的程序映像正确无误。

调试这类深度集成的硬件功能，逻辑分析仪是你的最佳伙伴。抓取UHPI_HCNTL、UHPI_HDS、UHPI_HRDY和UHPI_HD的波形，对照数据手册的时序图，可以直观地看到每一个握手步骤是否正常。对于GPIO中断，除了看信号波形，更要利用芯片的交叉触发（Cross-Trigger）功能，将GPIO中断事件作为触发条件，来捕获系统其他部分（如CPU指令流、其他外设）的同步状态，从而定位复杂的交互问题。