1. 项目概述与核心价值
在平板显示、工业相机、医疗成像这些对数据传输速率和可靠性要求极高的领域，工程师们常常面临一个经典难题：如何将主板上的海量并行数据，稳定、低噪、低成本地传输到几米甚至十几米外的显示面板或接收端？传统的TTL/CMOS并行总线，动辄几十根线，不仅布线复杂、成本高昂，其单端信号在高频下的串扰和辐射问题更是让人头疼。这正是FPD-Link技术及其核心——LVDS（低压差分信号）大显身手的地方。我接触过不少项目，从早期的笔记本电脑屏线到如今的高分辨率工业显示器，LVDS几乎是高速视频传输的“标配”协议。
简单来说，LVDS是一种电流模式驱动的差分信号技术。它不像单端信号那样以一个固定的地电平为参考，而是用两根线传输一对幅度相等、相位相反的信号。接收端不关心这两根线对地的绝对电压，只关心它们之间的电压差。这个简单的机制带来了巨大的好处：对外部电磁干扰的天然免疫力（因为干扰通常会同时、同等地耦合到两根线上，成为共模噪声而被抑制），以及极低的电压摆幅（典型值仅350mV），从而实现了低功耗和低电磁辐射。FPD-Link芯片组，比如TI（原国家半导体）的DS90C383B、DS90CF384A等，其核心工作就是将宽并行RGB数据与时钟，串行化为3或4对这样的高速LVDS差分流进行传输，在接收端再还原回来。
这篇文章，我想结合那份经典的AN-1085设计指南和我自己踩过的一些坑，深入聊聊如何为这类高速LVDS链路设计一块“安静”且“健壮”的PCB，以及如何处理好板间互连。这不仅仅是画几根等长线那么简单，它涉及到从芯片选型、布局、布线、层叠、电源到连接器选型的系统工程。目标是实现一个“透明”的通道：信号从发送端（TX）出来，经过PCB走线、连接器、线缆，到达接收端（RX），整个过程失真最小、反射最少、辐射最低，就像没经过任何传输一样。无论你是正在设计第一块带LVDS接口的板卡，还是想优化现有设计的信号质量，希望这里的讨论都能给你带来一些切实的参考。
2. 系统架构与芯片选型考量
在动手画板子之前，我们需要先理解整个链路的构成和芯片的关键特性。一个典型的FPD-Link系统主要包括三部分：发送器（TX）、传输媒介（互联）和接收器（RX）。TX位于信号源端（如图形处理器GUI旁），RX位于显示面板的时序控制器（TCON）旁。
2.1 发送器（TX）与接收器（RX）功能解析
以DS90C383B（TX）和DS90CF384A（RX）这对经典的28位（支持8位色深）芯片为例。TX的工作是“化繁为简”：它将21位RGB数据、3位控制信号（HSYNC, VSYNC, ENABLE）和1位像素时钟，共28位并行数据，通过内部锁相环（PLL）倍频后，串行化到4对LVDS差分线上（3对数据，1对时钟）输出。这里有个细节需要注意：芯片数据手册会标明数据是在时钟的上升沿（R）还是下降沿（F）被锁存。有些型号如DS90C383/A提供了引脚来选择，设计时需根据上游GUI控制器的时序特性来配置，否则会导致数据错位。
RX则是“由简入繁”的逆过程。它接收4对LVDS信号，利用LVDS时钟对数据流进行同步和解串，最终还原出28位并行TTL信号送给TCON。值得注意的是，RX芯片内部也有一个PLL，用于从串行数据流中恢复出精确的时钟。因此，TX和RX的PLL供电与去耦是保证系统稳定、降低抖动（Jitter）的重中之重。
2.2 关键芯片特性与设计影响
选择具体型号时，除了通道数（18位/24位/28位）和供电电压（3.3V/5V），还有几个参数深刻影响着PCB设计：
- 最大数据速率与时钟频率：例如DS90CF384A支持高达135MHz的输入时钟，对应每对LVDS数据线的速率高达945Mbps。这个速率直接决定了我们必须以传输线理论来对待PCB走线和互联电缆，任何阻抗不连续点都会成为反射源。
- 驱动强度与摆率（Slew Rate）：LVDS是电流源驱动，典型输出电流约3.5mA。其电压摆幅由输出电流和终端电阻的乘积决定（例如3.5mA * 100Ω = 350mV）。快速的边缘速率（典型300-700ps）意味着信号富含高频成分，对走线的阻抗控制、过孔和连接器的质量提出了苛刻要求。
- 电源域分离：高端LVDS串行器/解串器通常将数字核心（Digital Core）、LVDS驱动/接收（LVDS I/O）和PLL的电源引脚（VCC）和地引脚（GND）物理分开。例如芯片可能有
VCC,VCC_LVDS,VCC_PLL和对应的地。这样设计是为了隔离高速模拟电路（PLL和LVDS）与数字开关噪声。在PCB上，这意味着我们需要为这三个域提供独立、洁净的电源网络和去耦，尤其是在电源入口处就要进行隔离。
实操心得：不要只看芯片的主要功能参数。务必仔细阅读数据手册的“绝对最大额定值”、“推荐工作条件”和“电气特性”章节。特别是PLL的抖动容限（Jitter Tolerance）和电源噪声抑制比（PSRR），它们直接告诉你电源需要多“干净”。我曾在一个项目中忽略了PLL_AVCC的纹波要求，导致在特定图案下屏幕出现周期性闪烁，排查了很久才发现是电源噪声引起的时钟抖动。
3. PCB布局：奠定稳定性的基石
好的布局是成功的一半。对于高速LVDS设计，布局的首要原则是“路径最短，干扰最小”。
3.1 芯片摆放与接口位置
TX的位置：理想情况下，TX芯片应尽可能靠近板对板连接器或线缆出口。AN-1085建议，如果TX到连接器的距离超过2英寸（约5厘米），就需要对差分对内的走线进行长度补偿（蛇形绕线）以消除因路径差异引入的偏斜（Skew）。目标是将TX输出的各对LVDS信号到达连接器的电气长度差异控制在极小的范围内（例如，对于65MHz时钟，目标偏斜<100ps）。如果距离很短（<2英寸），则可以不进行绕等长，因为走线本身的长度差异引入的偏斜已经很小。
一个常见的误区是把TX紧紧挨着GPU或FPGA放置。其实没必要。GUI到TX的并行总线速率相对较低（像素时钟频率，如65MHz），时序裕量较大。只要保证这组并行线等长（控制时钟与数据、数据与数据之间的偏斜在1-2个纳秒内），并避免严重的反射即可。反而，缩短LVDS的走线长度对信号完整性的收益更大。
RX的位置：同理，RX芯片应尽可能靠近面板侧的输入连接器。缩短从连接器经过终端电阻再到RX输入引脚的距离，可以减少“桩线”（Stub）效应。桩线就像天线，会引入反射和信号振铃。
3.2 层叠设计与电源/地平面
至少四层板：这是LVDS设计的底线，强烈不建议在双面板或柔性板上放置TX/RX芯片。一个推荐的四层板叠层结构如下：
- 顶层（Top Layer）：信号层，放置TX/RX芯片、关键阻容、连接器，并布设LVDS差分线。
- 第二层（Inner Layer 1）：完整的地平面（GND Plane）。为顶层信号提供紧邻的参考回流路径，这是控制阻抗和抑制EMI的关键。
- 第三层（Inner Layer 2）：电源层（Power Plane）。可以分割为多个区域，分别为芯片的
VCC,VCC_LVDS,VCC_PLL供电。 - 底层（Bottom Layer）：信号层，可以放置低速控制信号、配置电路等。
完整、无割裂的地平面至关重要。LVDS差分对的回流电流主要在两线之间相互抵消，但共模电流和电源噪声的回流仍需依赖参考平面。务必避免在LVDS走线下方或附近的地平面上开槽，否则会导致回流路径绕行，增加电感，破坏阻抗连续性并加剧辐射。
3.3 电源去耦：细节决定成败
电源噪声，尤其是高频噪声，是导致PLL抖动和信号眼图闭合的元凶。AN-1085要求VCC噪声不超过100mVpp，要实现这个目标，去耦电容的布局和选型是重中之重。
电容的层次化布局：
- 大容量储能电容（Bulk Capacitor）：在芯片的电源入口处，放置一个10µF的钽电容或陶瓷电容，用于应对低频电流突变。
- 高频去耦电容阵列：这是核心。对于
VCC_PLL和VCC_LVDS这类对噪声敏感的电源引脚，应采用多电容并联的方案。理想情况是在每个电源引脚附近放置一个0.1µF // 0.01µF // 0.001µF的电容组合。0.1µF对付中频噪声，0.01µF和0.001µF则提供更高频段的低阻抗路径。 - 布局的黄金法则：电容必须尽可能靠近芯片引脚！电源引脚和电容焊盘之间的连线要短而宽，并使用多个过孔连接到电源和地平面。AN-1085给出了一个惊人的对比：一个0805电容紧贴引脚放置，寄生电感约1.5-2nH；如果通过一段仅10mm长、0.2mm宽的细线连接，寄生电感可能高达15nH！在高频下，这个电感会完全阻断电容的去耦作用。
电容的选型：优先选用尺寸为0805或1206的X7R或X5R材质多层陶瓷电容（MLCC）。它们具有较低的等效串联电感（ESL）和等效串联电阻（ESR）。避免使用引脚式电容。
踩坑记录：有一次为了节省空间，我把给PLL供电的0.1µF电容放在了芯片背面，通过一个过孔连接。测试时发现时钟抖动异常大，导致接收端偶尔无法锁存数据。用示波器靠近芯片引脚测量电源纹波，发现高频毛刺很大。将电容移到芯片同侧并紧贴引脚后，问题立刻消失。这个教训让我深刻理解了“就近”二字的含义。
4. 差分走线设计：阻抗、间距与等长
这是LVDS PCB设计的核心技艺。目标是在整个传输路径上（从TX焊盘到连接器，再到线缆，最后到RX焊盘）维持一个恒定且匹配的差分阻抗（通常为100Ω）。
4.1 差分阻抗计算与控制
差分阻抗（Z_diff）并非单端阻抗（Z_se）的两倍。当两根走线靠近时，它们之间存在互感和互容，这会降低差分阻抗。Z_diff ≈ 2 * Z_se * (1 - k)，其中k是耦合系数。走线越近，耦合越强，k越大，Z_diff比2*Z_se小得越多。
设计步骤：
- 确定叠层参数：向PCB板厂索取最终的层压结构，包括各层介质的厚度（H）、铜厚、以及核心板材的介电常数（Dk，通常FR4约为4.2-4.5，但会有波动）。
- 使用阻抗计算工具：根据上述参数，使用Polar SI9000或其他阻抗计算软件。对于表层微带线（Microstrip），输入线宽（W）、线间距（S）、介质厚度（H）和铜厚，计算单端和差分阻抗。
- 迭代调整：以常见的1.6mm厚、表层走线为例，要达到100Ω差分阻抗，线宽和线间距可能需要调整到例如
W=6mil, S=5mil（具体值需精确计算）。目标是让计算出的Z_diff尽可能接近100Ω。 - 与板厂沟通：将计算出的线宽、线间距、目标阻抗值明确标注在PCB加工文件中，并让板厂根据他们的实际工艺能力进行确认和微调。
4.2 走线间距规则：3S原则
这是控制串扰和保证共模抑制比的关键规则。
- S（线对内间距）：差分对的两根线之间的中心距。应在满足阻抗要求的前提下尽可能小。小的S能增强两根线之间的耦合，使得外部噪声更均等地耦合到两根线上（即转化为共模噪声），从而被接收器抑制。AN-1085建议
S < H（介质厚度）。 - 2S（对间间距）：相邻LVDS差分对之间的中心距，应至少为2S。例如，如果S=5mil，那么两个差分对之间的间距应至少为10mil。
- 3S（与噪声源间距）：LVDS差分线与任何大摆幅的单端信号（如TTL时钟、数据线）之间的中心距，应至少为3S。更好的做法是将这些单端信号布在另一个信号层，并用完整的地平面与LVDS层隔离。
4.3 等长匹配与布线细节
- 对内等长：差分对内的两根走线（P和N）必须严格等长。长度不匹配会导致差分信号的一部分能量转化为共模信号，降低噪声容限并增加辐射。通常要求长度差控制在
5mil以内。在绕等长时，使用对称的蛇形线（Matching Tuning），避免在靠近发送端或接收端的地方绕线。 - 对间等长：所有LVDS数据对与时钟对之间的长度也要匹配。因为RX芯片需要利用时钟边沿来采样各个数据通道。过大的偏斜会缩小接收端的采样窗口。偏斜容限与数据速率有关，对于百兆比特级的数据流，通常需要控制在
100ps-350ps以内，换算成FR4上的走线长度大约是0.6mm-2.1mm。 - 布线禁忌：
- 避免90度拐角：使用45度角或圆弧走线，以减少阻抗突变和信号反射。
- 最小化过孔：每个过孔都是一个阻抗不连续点和潜在的电感/电容。如果必须换层，确保为差分对提供紧邻的、配对的回流过孔。
- 远离晶振、开关电源等噪声源。
- 不要跨越地平面分割缝隙。
5. 板间互连与终端匹配
PCB上的设计只是成功了一半，信号还要经过连接器、线缆才能到达另一端。这里的阻抗连续性同样关键。
5.1 连接器与线缆选型
对于机箱内的短距离连接（如笔记本主板到屏），可以使用低成本、高密度的板对板连接器或柔性电路板（FPC）。对于更长距离或外部连接（如台式机到显示器），应选用专门为高速差分信号设计的连接器系统，如3M的MDR（Micro-D Ribbon）系列。这类连接器的特点是：
- 阻抗可控：连接器本身的特性阻抗设计为匹配100Ω差分环境。
- 引脚等长：确保差分对内的两个引脚在连接器内部的电气长度一致，避免引入额外偏斜。
- 屏蔽良好：提供良好的屏蔽以抑制外部干扰和辐射。
线缆同样需要选择特性阻抗为100Ω的差分对线缆，如屏蔽双绞线（STP）或双轴电缆（Twin-axial Cable）。线缆的偏斜（Skew）参数很重要，高质量线缆的偏斜可低至30ps/m。
5.2 终端电阻：位置与精度
LVDS是电流模式驱动，必须在接收端提供一个电流回路，这个回路就是跨接在差分线之间的终端电阻（RT）。它的作用有两个：1）为驱动电流提供通路；2）匹配传输线特性阻抗，消除反射。
阻值选择：RT应等于传输线的差分特性阻抗。对于标准的100Ω系统，就选用100Ω的电阻。精度建议为1%或2%。我曾试过用5%的电阻，在某些长电缆情况下眼图质量会有可察觉的下降。
布局位置：这是最容易出错的地方。终端电阻必须尽可能靠近RX的输入引脚放置。AN-1085给出的量化指标是：电阻中心到RX输入引脚的距离不应超过1/2英寸（约12.7mm）。如果距离太远，电阻和引脚之间的这段走线就成了一小段末端开路的传输线（桩线），会产生反射，严重劣化信号。
“Fly-By”终端：当空间极其受限时，可以考虑Fly-By拓扑。即差分线先经过��端电阻，再“飞”到RX的输入引脚。这种方式下，电阻到RX引脚的桩线必须极短（几个毫米内），否则反射问题会比标准终端更严重。一般情况下，优先推荐标准终端方式。
5.3 共模回流与接地
一个常被忽视的问题是共模电流的回流路径。虽然LVDS是差分传输，但驱动器与接收器之间仍需要建立一个稳定的共模电压参考。这通常通过连接两端的“信号地”（Signal Common）来实现。在连接器中，通常会分配1-2个引脚专门用于连接两端的系统地。这个连接应保持低阻抗（使用较宽的线或单独一对差分对），以确保共模噪声有良好的泄放路径，防止共模电压漂移超出接收器的输入范围（通常为±1V）。
6. 设计检查清单与实测调试
在投板生产前，按照以下清单进行自查，能避免大多数低级错误：
布局检查：
- [ ] TX/RX芯片是否尽可能靠近其对应的连接器？
- [ ] 芯片的每个电源引脚（VCC, VCC_LVDS, VCC_PLL）附近是否都有对应容值的高频去耦电容（0.1µF, 0.01µF等）且距离<2mm？
- [ ] 电源平面分割是否清晰？数字电源、LVDS模拟电源、PLL电源的噪声是否已通过磁珠或电感隔离？
- [ ] 晶振、开关电源等强噪声源是否远离LVDS芯片和走线？
布线检查：
- [ ] 所有LVDS差分对的线宽、线间距是否符合阻抗计算值（通常目标100Ω）？
- [ ] 差分对内两根线的长度差是否<5mil？
- [ ] 各LVDS通道（3对数据+1对时钟）之间的长度差是否在目标偏斜范围内（如<100ps）？
- [ ] 差分对之间的间距是否≥2S？与单端高速信号的间距是否≥3S？
- [ ] LVDS走线是否避免了所有地平面的分割槽？
- [ ] 是否避免了90度拐角，使用了45度或圆弧？
- [ ] 终端电阻是否紧挨着RX输入引脚（<12.7mm）？
系统检查：
- [ ] 连接器和线缆的差分阻抗是否标称为100Ω？
- [ ] 板端、连接器、线缆的阻抗是否尽可能匹配（目标差异<10%）？
- [ ] 两端的地连接是否可靠（通过连接器指定引脚）？
实测调试： 板子回来后，调试是验证设计的关键。你需要一台至少1GHz带宽的示波器和差分探头。
- 电源纹波测试：用示波器交流耦合模式，探头尖直接点在芯片的
VCC_PLL和VCC_LVDS引脚上（需要技巧），测量峰峰值纹波是否<100mV。这是基础。 - 眼图测试：在接收端的终端电阻处（或RX引脚前端），用差分探头测量任意一对LVDS数据信号。触发信号使用LVDS时钟对。调整示波器的眼图模板和余辉，观察眼图的张开度、抖动和噪声裕量。一个清晰、张开的眼图是链路健康的直接证明。
- 共模电压测试：用两个单端探头分别测量差分对的两条线对地电压，然后用示波器的数学功能计算平均值，即为共模电压。它应在接收器规定的共模输入范围内（例如0.05V至2.35V），并且稳定。
如果眼图不佳，常见问题及排查方向：
- 眼图闭合，有重影：很可能是反射。检查终端电阻值是否准确、位置是否太远、连接器或线缆阻抗是否严重不匹配。
- 眼图抖动大：可能是电源噪声（重点查PLL去耦）或时钟质量不佳。也可能是发送端并行数据与时钟的偏斜太大，导致TX采样错误。
- 共模电压漂移：检查两端的地连接是否良好，线缆屏蔽层是否两端接地（通常推荐单端接地，避免地环路）。
高速PCB设计是一门平衡的艺术，在成本、面积、性能之间不断取舍。对于FPD-Link LVDS设计，抓住“阻抗连续”、“路径最短”、“电源干净”、“间距足够”这几个核心原则，多借助仿真工具（如SI/PI仿真）进行前期验证，再结合严谨的调试测量，就能大大提升一次成功的概率。每次解决一个棘手的信号完整性问题，那份成就感，正是硬件工程师的乐趣所在。希望这些从文档和实战中总结的点滴，能帮你少走些弯路。
