SPI从机模式深度解析：从时序配置到FIFO/DMA高效数据交换

1. SPI从机模式：从被动响应到高效数据交换的核心

在嵌入式系统开发中，SPI（串行外设接口）因其简单、高速和全双工的特性，成为连接微控制器与传感器、存储器、显示屏等外设的首选协议之一。我们通常将注意力放在作为通信发起者的主机（Master）上，但一个稳定、高效的从机（Slave）实现，往往是整个系统可靠性的基石。从机设备，如传感器模组或协处理器，需要精准地响应外部主机的时钟节拍，在正确的时间点送出或接收数据，任何时序上的偏差都可能导致通信失败。这不仅仅是配置几个引脚那么简单，它涉及到对SPI控制器内部状态机、中断事件以及数据缓冲机制的深刻理解。尤其是在高吞吐量或实时性要求高的场景下，如何利用从机的中断和FIFO（先进先出）缓冲区来优化数据流，减少CPU干预，是提升系统整体性能的关键。本文将深入拆解SPI从机模式的实现细节，从最基础的寄存器配置逻辑，到中断服务程序的编写要点，再到利用FIFO进行高效数据搬运的实战策略，为你呈现一个从理论到实践的完整视角。

2. 从机模式基础：角色、时序与核心寄存器解析

2.1 主从架构下的从机角色定位

SPI通信采用一主多从的架构。主机负责生成通信时钟（SPICLK）并控制片选信号（SPIEN，有时也称为CS或SS），以选择与之通信的特定从机。从机则完全处于被动响应状态。它不能主动发起通信，其一切数据收发行为都严格依赖于主机提供的SPICLK信号。当时钟信号到来时，从机内部的移位寄存器才会同步地进行数据的移入（从MOSI线）和移出（到MISO线）。这种设计决定了从机实现的几个核心特点：首先，其通信参数（如时钟极性、相位）必须与主机严格匹配；其次，它必须具备在主机时钟边沿到来时快速响应数据的能力；最后，为了不丢失数据，它需要一套有效的机制来通知CPU或DMA控制器进行数据的准备或读取。

从硬件连接上看，一个典型的四线制SPI从机需要连接以下信号：SPICLK（时钟输入）、SPIEN（片选输入，低电平或高电平有效，用于使能从机）、MOSI（主机输出从机输入，数据接收线）和MISO（主机输入从机输出，数据发送线）。有些简化应用可能使用三线制（双向数据线），但在从机模式下，明确的数据输入输出线更为常见和稳定。

2.2 通信时序：POL与PHA的协同配置

通信时序是SPI协议的灵魂，由时钟极性（CPOL或POL）和时钟相位（CPHA或PHA）两个参数共同定义。对于从机而言，正确理解并配置这两个参数是通信成功的第一步。

时钟极性（POL）定义了SPICLK信号在空闲状态（即片选无效，无数据传输时）的电平。当POL=0时，时钟空闲时为低电平；当POL=1时，时钟空闲时为高电平。这个设置需要与主机保持一致，否则从机将在错误的电平下采样数据。

时钟相位（PHA）定义了数据在时钟的哪个边沿被采样（捕获）和哪个边沿被更新（输出）。这是最容易出错的地方。

• 模式0 (POL=0, PHA=0)：时钟空闲为低。数据在时钟的上升沿被采样（捕获），在下降沿被更新（输出）。这是最常用的模式。
• 模式1 (POL=0, PHA=1)：时钟空闲为低。数据在时钟的下降沿被采样，在上升沿被更新。
• 模式2 (POL=1, PHA=0)：时钟空闲为高。数据在时钟的下降沿被采样，在上升沿被更新。
• 模式3 (POL=1, PHA=1)：时钟空闲为高。数据在时钟的上升沿被采样，在下降沿被更新。

一个简单的记忆方法是：PHA决定了采样的边沿。PHA=0，在第一个时钟边沿（对于POL=0是上升沿，对于POL=1是下降沿）采样；PHA=1，在第二个时钟边沿采样。从机的数据输出则总是在采样边沿的相反边沿进行更新，以确保数据在主机采样时已经稳定。

注意：在实际项目中，务必查阅主机设备（如主控MCU或专用芯片）的数据手册，确认其默认或指定的SPI模式，并据此配置从机的POL和PHA位。配置错误是导致“能发送不能接收”或“接收数据全为0xFF/0x00”这类问题的常见原因。

2.3 核心配置寄存器详解

从机的行为几乎完全由一组寄存器控制。以常见的SPI控制器为例，以下几个寄存器是配置从机模式的核心：

SPI_MODULCTRL (模块控制寄存器)

• MS (Master/Slave)位：这是进入从机模式的总开关。必须将该位设置为1，控制器才会将自己识别为从机，并开始监听外部的SPICLK和SPIEN信号。
• PIN34位：此位选择3线或4线模式。在标准的从机应用中，我们通常使用4线模式（PIN34=0），即启用独立的SPIEN片选线。如果设置为3线模式（PIN34=1），则通信将不依赖SPIEN，适用于一些特殊的无片选应用场景，但此时需要确保主机和从机在帧同步上达成一致，否则极易出错。

SPI_CHCONF (通道配置寄存器)这是功能最丰富的寄存器，包含了前述的时序配置和更多高级功能。

• TRM (Transmit and Receive Mode)位域：设置为00，代表标准的全双工收发模式。从机将同时使用MOSI和MISO线。
• WL (Word Length)位域：定义一次传输的数据位宽，常见设置为7（8位）、15（16位）或31（32位）。必须与主机传输的字节长度对齐。
• EPOL (SPIEN Polarity)位：定义片选信号的有效电平。EPOL=0表示片选高电平有效；EPOL=1表示片选低电平有效。同样需要与主机匹配。
• POL和PHA位：如前所述，配置时钟极性和相位。
• FFER (FIFO Enable for Receive)和FFEW (FIFO Enable for Transmit)位：这是启用接收和发送方向FIFO缓冲区的开关。当数据量较大或希望降低中断频率时，启用FIFO是至关重要的优化手段。
• DMAR和DMAW位：分别用于启用接收和发送方向的DMA请求。当与FIFO结合使用时，可以构建极其高效的数据搬运通道，将CPU彻底解放出来。

SPI_CHCTRL (通道控制寄存器)

• EN (Enable)位：通道使能位。在配置好所有参数后，最后一步就是置位此位，让SPI通道开始工作，准备响应主机的通信请求。一个关键细节是：在从机模式下，通常建议在使能通道（EN=1）之前，就预先向发送寄存器（SPI_TX）写入一个初始数据（例如0xFF或0x00），以避免一使能就立即触发TX_UNDERFLOW（发送下溢）错误。

3. 中断机制：从机数据流的核心事件管理器

在非FIFO模式下，SPI控制器主要依靠两个核心状态寄存器（SPI_TX和SPI_RX）以及与之关联的中断事件来管理数据流。理解这些事件的触发条件和处理逻辑，是编写稳定中断服务程序（ISR）的基础。

3.1 关键中断事件深度剖析

TX_EMPTY (发送寄存器空)

• 触发条件：当通道使能且发送寄存器（SPI_TX）为空时，此事件标志位会被硬件置起。特别需要注意的是，在通道刚被使能（EN从0变为1）时，如果发送寄存器为空，硬件会立即产生一个TX_EMPTY事件。这可以看作是一个初始化提示，告诉软件：“发送缓冲区是空的，你可以准备第一个要发送的数据了”。
• 处理逻辑：在中断服务程序中，检测到此事件后，软件需要向SPI_TX寄存器写入下一个要发送的数据字。写入操作会清空TX_EMPTY状态。如果启用了中断（SPI_IRQENABLE[TX_EMPTY_ENABLE]=1），则需要在ISR中手动清除对应的中断状态位（SPI_IRQSTATUS[TX_EMPTY]=1）。

RX_FULL (接收寄存器满)

• 触发条件：当通道使能且一个完整的SPI数据字从移位寄存器传输到接收寄存器（SPI_RX）后，此事件标志位会被置起。
• 处理逻辑：在中断服务程序中，检测到此事件后，软件必须从SPI_RX寄存器中读取刚刚接收到的数据。读取操作会清空RX_FULL状态。同样，如果启用了中断，需要在ISR中清除中断状态位。

TX_UNDERFLOW (发送下溢)

• 触发条件：这是一个错误事件。当通道使能，发送寄存器为空（没有新数据），而此时外部主机却发起了一次数据传输（SPICLK开始跳动），就会触发TX_UNDERFLOW。这意味着从机没能及时准备好要发送的数据，导致在主机时钟节拍下，从机无新数据可移出，MISO线上可能出现不确定的电平或重复发送旧数据。
• 设计考量：为了避免通信开始时的误触发，许多SPI控制器设计为：在通道使能后，如果从未向发送寄存器写入过任何数据，则首次发生的“空寄存器被访问”不会触发TX_UNDERFLOW。这给了软件一个写入初始数据的时间窗口。因此，一个良好的实践是：在使能通道前，先写入一个“哑元”数据（dummy data，如0xFF）。即使发生TX_UNDERFLOW，在ISR中通常只需清除状态位，并尽快补写一个数据，但更优的做法是通过合理的软件设计避免其发生。

RX_OVERFLOW (接收溢出)

• 触发条件：这是另一个错误事件。当接收寄存器已满（RX_FULL状态已存在），但一个新的SPI字又接收完成时，就会发生溢出。新数据会覆盖旧数据，导致旧数据丢失。
• 处理逻辑：在简单的查询或中断模式下，如果软件处理RX_FULL的速度跟不上主机发送的速度，就可能发生溢出。在ISR中，除了清除状态位，更重要的是检查数据丢失是否对应用逻辑造成影响，可能需要通过重传机制来恢复。

EOW (End-of-Word Count，字计数结束)

• 触发条件：这是一个与FIFO模式强相关的辅助事件。当启用FIFO并设置了字数计数器（SPI_XFERLEVEL[WCNT]）后，每完成一次SPI字传输，计数器递减。当计数器减到0时，触发EOW事件。
• 应用场景：这在需要精确控制传输数据块大小的场景中非常有用。例如，主机需要连续读取从机的128个字节传感器数据。从机可以在初始化时设置WCNT=128，并启用EOW中断。当传输完128个字节后，EOW中断触发，从机可以知道本次块传输结束，可以进行后续处理（如准备下一批数据或进入低功耗模式），而无需软件去计数。

3.2 中断服务程序（ISR）编写实战与避坑指南

一个健壮的SPI从机中断服务程序，其核心任务是高效、无误地处理状态，并清除非预期的中断标志。下面是一个基于查询中断状态寄存器（SPI_IRQSTATUS）的通用ISR框架伪代码，并附上关键注释：

void SPI_Slave_IRQHandler(void) { uint32_t irqStatus; // 1. 读取中断状态寄存器，一次性获取所有待处理事件 irqStatus = SPI->IRQSTATUS; // 2. 处理TX_EMPTY：需要发送数据 if (irqStatus & SPI_IRQ_TX_EMPTY) { // 从你的应用发送缓冲区获取下一个数据 uint32_t next_tx_data = GetNextTxData(); // 写入发送寄存器，此操作会清除硬件TX_EMPTY状态 SPI->TX = next_tx_data; // 必须手动清除中断状态位，否则中断会持续触发 SPI->IRQSTATUS = SPI_IRQ_TX_EMPTY; } // 3. 处理RX_FULL：数据已接收 if (irqStatus & SPI_IRQ_RX_FULL) { // 读取接收寄存器，此操作会清除硬件RX_FULL状态 uint32_t received_data = SPI->RX; // 将数据存入你的应用接收缓冲区 StoreRxData(received_data); // 清除中断状态位 SPI->IRQSTATUS = SPI_IRQ_RX_FULL; } // 4. 处理错误事件（通常意味着设计或性能问题） if (irqStatus & SPI_IRQ_TX_UNDERFLOW) { // 发送下溢：数据准备太慢。记录错误，可能需要重置发送队列。 LogError("TX UNDERFLOW!"); // 尝试补救：立即写入一个数据，但可能已丢失同步 SPI->TX = 0xFF; // 写入一个哑元数据 SPI->IRQSTATUS = SPI_IRQ_TX_UNDERFLOW; } if (irqStatus & SPI_IRQ_RX_OVERFLOW) { // 接收溢出：数据处理太慢。数据已丢失。 LogError("RX OVERFLOW!"); // 可以尝试读取RX寄存器以清空可能存在的无效数据 volatile uint32_t dummy = SPI->RX; SPI->IRQSTATUS = SPI_IRQ_RX_OVERFLOW; } // 5. 处理EOW事件（如果启用） if (irqStatus & SPI_IRQ_EOW) { // 预设数量的字已传输完成 HandleBlockTransferComplete(); SPI->IRQSTATUS = SPI_IRQ_EOW; } }

避坑指南一：中断状态位的清除顺序。务必先处理事件（读RX或写TX），再清除对应的中断状态位。有些控制器设计是读/写操作会自动清除内部状态，但中断状态位仍需软件写入1来清除。顺序反了可能导致中断无法及时退出或重复进入。最安全的做法是严格按照数据手册的流程操作。

避坑指南二：中断使能的时机。不要在SPI通道配置中途或未初始化完成时就开启中断。推荐的顺序是：1. 配置所有参数（POL, PHA, WL等）；2.可选：预填充发送寄存器；3. 使能SPI通道（EN=1）；4. 清除所有可能残留的中断状态位（向SPI_IRQSTATUS相关位写1）；5. 最后，使能所需的中断（配置SPI_IRQENABLE）。这个顺序可以避免一使能就误入中断。

避坑指南三：ISR执行效率。SPI中断频率可能很高（尤其是在高速通信时）。ISR内应只做最必要的操作：存取数据、更新指针、清除标志。复杂的计算、函数调用或等待应放到主循环中。如果发现频繁发生RX_OVERFLOW或TX_UNDERFLOW，首先应该检查ISR是否执行时间过长，或者考虑启用FIFO和DMA来减轻CPU负担。

4. FIFO应用：提升从机吞吐量与稳定性的利器

当数据传输量增大或速率提高时，频繁的中断会消耗大量CPU资源，并可能因处理不及时导致数据丢失。内置的FIFO缓冲区是解决这一问题的标准方案。FIFO本质上是一个硬件队列，可以暂存多个数据字，从而允许软件以“批处理”的方式与之交互。

4.1 FIFO工作原理与核心寄存器配置

SPI控制器的FIFO通常是一个深度为若干字节（例如64字节）的缓冲区。它被逻辑上划分为发送FIFO（Tx FIFO）和接收FIFO（Rx FIFO），但物理上可能是一个共享存储，通过指针管理。关键点在于两个“水位线”（Watermark）寄存器：AEL（Almost Empty Level）和AFL（Almost Full Level）。

• FFER/FFEW启用：在SPI_CHCONF寄存器中，将FFER置1启用接收FIFO，FFEW置1启用发送FIFO。
• SPI_XFERLEVEL寄存器配置：
  • AEL (Almost Empty Level)：针对发送FIFO。当FIFO中剩余的数据量小于或等于AEL设定的值时，会触发TX_EMPTY中断（或DMA写请求）。例如，FIFO深度为16字，设置AEL=4。当FIFO中数据少于4个时，就提醒软件/ DMA：“快没数据发了，赶紧补充！”
  • AFL (Almost Full Level)：针对接收FIFO。当FIFO中已存的数据量大于或等于AFL设定的值时，会触发RX_FULL中断（或DMA读请求）。例如，设置AFL=12。当FIFO中数据达到12个时，就提醒软件/ DMA：“缓冲区快满了，快来取走数据！”
  • WCNT (Word Count)：可选配置。设置一个非零值N，则控制器在传输完N个SPI字后，会触发EOW中断。这对于需要精确控制传输帧长度的应用非常有用。

4.2 FIFO模式下的中断行为变化

启用FIFO后，TX_EMPTY和RX_FULL中断的触发逻辑从“寄存器空/满”变为“FIFO水位线达到阈值”。这带来了巨大的灵活性：

1. 降低中断频率：你可以将AEL和AFL设置为一个中间值。例如，对于深度16的FIFO，设置AEL=4，AFL=12。这样，只有在FIFO空间不足1/4或数据堆积超过3/4时才会产生中断，而不是每传输一个字就中断一次。中断频率可能降低为原来的1/4或更少。
2. 批处理数据：在TX_EMPTY中断中，软件可以一次性向发送FIFO写入多个数据（直到填满）；在RX_FULL中断中，可以一次性从接收FIFO读取多个数据（直到清空）。这大大提高了数据搬运的效率。
3. “打包”处理要求：文档中强调了一个重要细节：当FIFO启用时，主机（本地CPU）必须完成规定次数的读写操作，才能让中断线恢复并等待下一次触发。例如，如果AEL=4（单位是字节，需根据WL换算），那么当TX_EMPTY触发后，软件必须向Tx FIFO写入至少4字节的数据，中断线才会被释放。如果只写了2字节就退出ISR，即使FIFO仍未达到AEL以上，TX_EMPTY中断也不会再次产生，这可能导致后续数据流中断。RX_FULL同理。这是FIFO模式下最容易忽略的坑点。

4.3 FIFO与DMA的协同：实现零CPU干预的数据流

FIFO的终极搭档是DMA（直接存储器访问）。通过配置DMAR和DMAW位，可以让DMA控制器直接响应FIFO的水位线请求，在内存和SPI FIFO之间自动搬运数据，完全解放CPU。

发送方向（DMA Write）：

1. 配置DMA通道：源地址为内存中的发送数据缓冲区，目标地址为SPI_TX寄存器（或FIFO写入端口）。
2. 在SPI_CHCONF中使能DMAW（DMA写请求）。
3. 当发送FIFO中的数据量低于AEL阈值时，SPI控制器会向DMA发出写请求。
4. DMA收到请求后，自动从内存搬运一定数量的数据（通常是DMA突发传输长度）到SPI的发送FIFO中。
5. 搬运完成后，DMA等待下一个写请求。如此循环，直到所有数据发送完毕。

接收方向（DMA Read）：

1. 配置DMA通道：源地址为SPI_RX寄存器（或FIFO读取端口），目标地址为内存中的接收数据缓冲区。
2. 在SPI_CHCONF中使能DMAR（DMA读请求）。
3. 当接收FIFO中的数据量达到AFL阈值时，SPI控制器会向DMA发出读请求。
4. DMA收到请求后，自动从SPI的接收FIFO中搬运一定数量的数据到内存。
5. 如此循环，直到接收完预期数量的数据。

配置示例与计算： 假设我们需要从机通过DMA连续发送一个1024字节的数组。SPI字长为8位（WL=8），发送FIFO深度为16字节。

• 步骤1：在内存中准备好数据tx_buffer[1024]。
• 步骤2：配置DMA。设置传输总长度为1024字节，单次突发传输长度设为8字节（小于FIFO深度即可）。
• 步骤3：配置SPI。设置FFEW=1启用发送FIFO。计算并设置AEL。如果我们希望FIFO快空一半时请求DMA，可以设置AEL=8。这意味着当FIFO中数据少于等于8字节时，触发DMA请求。
• 步骤4：使能DMAW和SPI通道。
• 过程：初始时FIFO为空，低于AEL，立即触发DMA请求。DMA搬运8字节数据填入FIFO。SPI开始根据主机时钟发送数据。当FIFO中数据被消耗到只剩8字节时，再次触发DMA请求，DMA再搬运8字节...如此往复，直到1024字节全部发送完成。整个过程无需CPU参与。

重要提示：当同时启用FIFO和DMA时，必须禁用对应的中断（TX_EMPTY_ENABLE或RX_FULL_ENABLE），否则中断和DMA请求可能同时产生，造成冲突。文档明确指出：“The DMA requests must be disabled to get TX and RX interrupts.” 反之亦然，使用DMA时就不要使能中断。

5. 从机模式下的典型问题排查与实战心得

即使理解了所有原理，实际调试中依然会遇到各种问题。下面我将一些常见问题的排查思路和实战中积累的经验整理出来。

5.1 通信完全无响应的排查清单

1. 检查物理连接与电源：这是最基础也最容易被忽略的。确认VCC、GND、SPICLK、MOSI、MISO、SPIEN（CS）线连接正确且牢固。用示波器或逻辑分析仪检查主机是否确实发出了时钟和片选信号。
2. 确认主从模式设置：检查SPI_MODULCTRL寄存器的MS位是否设置为1（从机模式）。一个常见的低级错误是将从机错误地配置为主机模式。
3. 验证片选信号与极性：确认SPIEN引脚是否连接正确，并且SPI_CHCONF[EPOL]的配置与主机片选的有效电平一致。如果主机是低电平片选，从机EPOL必须设为1。可以用示波器同时观察SPIEN和SPICLK，确保片选在时钟有效前拉低，并在传输结束后拉高。
4. 检查时钟极性与相位：这是导致数据错位的头号杀手。务必使用逻辑分析仪捕获SPICLK、MOSI、MISO的波形，对照数据手册的时序图，逐一检查POL和PHA的设置。一个技巧是：先让主机发送一个简单的已知数据模式（如0xAA或0x55），从机配置为回环模式（如果支持）或发送固定值，通过波形分析时序关系。
5. 确认通道使能：SPI_CHCTRL[EN]位是否已置1？从机必须在使能后才会响应通信。

5.2 能收不能发或能发不能收的排查

1. 检查数据线方向配置：仔细检查SPI_CHCONF寄存器中的IS、DPE0、DPE1位。对于标准的4线全双工从机，通常配置为：使用一根线接收（例如IS=0选择Data Line0作为MOSI输入），另一根线发送（例如DPE1=0使能Data Line1作为MISO输出）。配置错误会导致数据线被禁用。
2. 检查发送寄存器预填充：在从机模式下，主机发起读操作时，从机必须立即在MISO线上输出数据。如果发送寄存器在通道使能时是空的，且主机在第一个时钟边沿就读数据，从机可能输出的是寄存器中的随机值或旧值。务必在使能通道前，向SPI_TX写入一个初始数据。
3. 检查中断/DMA服务：如果使用中断或DMA，确保对应的服务程序正确执行。对于发送，检查TX_EMPTY中断是否正常触发，ISR中是否及时写入了新数据。对于接收，检查RX_FULL中断是否触发，数据是否被及时读取。使用调试器设置断点或点灯打印日志来跟踪。

5.3 FIFO/DMA模式下的数据错乱或丢失

1. 水位线（AEL/AFL）与DMA突发长度不匹配：这是最隐蔽的问题之一。如果DMA的单次传输长度小于AEL/AFL阈值要求的最小处理量，可能会导致DMA请求无法正确释放。例如，AEL=4（要求每次至少补4字节），但DMA突发长度设置为2字节。DMA搬运2次后，总共搬运了4字节，满足了要求，这通常可以工作。但如果DMA配置为单次单字节传输，且传输次数逻辑有误，就可能卡住。确保DMA的传输粒度能满足FIFO水位线触发的“打包”处理要求。
2. 内存缓冲区对齐与数据宽度：确保DMA源/目标地址的内存缓冲区地址对齐符合DMA控制器要求（如4字节对齐）。同时，确认SPI的数据位宽（WL）、FIFO访问宽度（通常是字节）和DMA传输的数据宽度（如字节、半字、字）三者匹配。不匹配会导致数据拼接或拆分错误。
3. 缓冲区溢出与下溢：在高速持续传输中，如果DMA或CPU处理数据的速度跟不上SPI通信的速度，即使有FIFO，最终也会发生溢出（Rx）或下溢（Tx）。需要计算理论最大数据速率，并评估系统处理能力。必要时，需要增大FIFO水位线阈值来提供更大的缓冲时间，或者优化数据处理代码的性能。
4. EOW（字计数）中断的运用：在块传输中，强烈建议使用WCNT和EOW中断。这为软件提供了一个明确的“传输完成”信号，比依赖FIFO空/满或DMA传输完成计数器更直接，也更可靠，因为它直接来自于SPI控制器对传输位数的计数。

5.4 调试技巧与心得

• 逻辑分析仪是你的最佳朋友：投资一个哪怕是最基础的逻辑分析仪（配合Sigrok/PulseView等开源软件），它能直观地展示SPICLK、MOSI、MISO、SPIEN上的每一个比特，是验证时序、排查数据错位无可替代的工具。
• 寄存器查看与修改：在调试初期，不要完全依赖代码。通过调试器直接查看和修改SPI相关寄存器的值，可以快速验证配置是否正确，或者进行“热调试”。
• 从最简单模式开始：先关闭所有高级功能（中断、FIFO、DMA），使用最简单的轮询（Polling）模式，让从机在主机每次访问时都返回一个固定的值（如0xAA）。确保最基本的通信链路是通的。然后再逐步启用中断、FIFO，最后是DMA。每增加一个功能，都进行充分测试。
• 添加丰富的状态监控：在代码中添加对SPI_CHSTAT（通道状态）、SPI_IRQSTATUS等寄存器的监控日志。当通信异常时，第一时间打印这些状态，能快速定位是TX_UNDERFLOW、RX_OVERFLOW还是其他问题。
• 理解“全双工”的实质：SPI的全双工意味着发送和接收同时进行，但数据内容上没有必然联系。主机发送0xAA的同时，从机可能发送0x55。调试时，要同时关注收发两条数据线。

我个人在多个涉及高速传感器数据采集和显示屏驱动的项目中深度使用SPI从机模式。最大的体会是：稳定性源于对细节的掌控。无论是初始数据位的预填充，还是FIFO水位线与DMA的精细调优，亦或是中断服务程序里一个标志位清除的顺序，都可能成为系统长时间稳定运行与偶尔莫名崩溃的分水岭。把SPI从机当作一个需要精确同步的状态机来对待，透彻理解每一个事件背后的硬件行为，才能在面对复杂应用时游刃有余。最后，数据手册永远是最权威的参考，当遇到怪异现象时，回归手册，逐字逐句地核对寄存器的描述和时序图，往往是解决问题的最终途径。