TI微控制器SSI与I2C接口寄存器级配置与调试实战指南

1. 项目概述：同步串行通信的基石

在嵌入式系统开发中，与外设的通信是绕不开的核心环节。无论是读取传感器数据、配置外部芯片，还是驱动显示屏，都需要一种高效、可靠的通信机制。同步串行接口（SSI）和I2C总线，正是两种在微控制器领域应用最广泛、也最经典的串行通信协议。它们不像UART那样需要双方预先约定波特率，而是通过一根时钟线来同步数据收发，从根本上避免了因时钟偏差导致的通信错误，为稳定可靠的数据交换奠定了基础。

你可能在数据手册里见过SSI，它有时也被直接称为SPI（Serial Peripheral Interface）。实际上，SPI是摩托罗拉公司定义的一种协议，而SSI是一个更通用的硬件接口名称，它通常兼容SPI、TI同步串行和National Microwire等多种帧格式。I2C则以其简洁的两线制（数据线SDA和时钟线SCL）和多主多从的架构著称，特别适合连接多个低速外设。对于使用TI Stellaris或Tiva系列微控制器的开发者来说，深入理解其SSI和I2C模块的寄存器级配置，是从“能用”到“精通”的关键一步。这不仅关乎功能实现，更直接影响着系统的实时性、稳定性和功耗。

本文将带你深入TI微控制器中SSI与I2C接口的寄存器世界，拆解每一个关键配置位的作用，并结合实际通信协议详解其工作原理。我会以一份典型的TI官方寄存器手册内容为蓝本，但不止于翻译手册，而是结合我多年调试各种传感器、存储器和外设的经验，告诉你寄存器配置背后的“为什么”，分享那些数据手册上不会写的配置技巧和避坑指南。无论你是正在调试一块OLED屏幕，还是苦恼于多个I2C设备地址冲突，这篇文章都能为你提供从寄存器配置到通信协议实现的完整路线图。

2. SSI接口深度解析：从寄存器到数据流

SSI接口的本质是一个高度可配置的同步串行移位寄存器。它的灵活性极高，但配置项也相对较多。理解其寄存器组，是驾驭它的第一步。

2.1 SSI寄存器全景与核心控制逻辑

SSI模块的寄存器映射通常包含一组控制与状态寄存器。以TI的某个具体型号为例，其SSI1模块的寄存器基地址可能从0x4000 9000开始。这些寄存器共同协作，完成了从时钟生成、模式选择到数据搬运的全部工作。

核心寄存器概览：

• SSI_CR0 (控制寄存器0)：这是协议配置的核心，决定了通信的“语法”。包括数据位宽、帧格式、时钟极性和相位。
• SSI_CR1 (控制寄存器1)：负责模块的开关、主从模式选择以及一些特殊功能（如回环测试）。
• SSI_DR (数据寄存器)：数据进出的门户。写入的数据进入发送FIFO，读取的数据来自接收FIFO。
• SSI_SR (状态寄存器)：实时反映模块的工作状态，如FIFO空满、总线忙闲，是编写高效查询式驱动程序的依据。
• SSI_CPSR (时钟预分频寄存器)：与CR0中的SCR字段共同决定通信的比特率（波特率）。
• SSI_IM/RIS/MIS/ICR (中断相关寄存器)：管理发送完成、接收就绪、超时、溢出等中断的使能与清除。
• SSI_DMACTL (DMA控制寄存器)：启用DMA功能，让数据搬运脱离CPU，提高效率。
• SSI_CC (时钟配置寄存器)：选择SSI模块的时钟源，这对于低功耗模式和时钟精度有重要影响。

注意：在访问这些寄存器前，必须确保已通过系统控制模块（如SYSCTL）使能了对应SSI模块的时钟。这是新手最容易忽略的一步，直接导致读写寄存器无任何效果。

2.2 核心寄存器详解与配置实战

2.2.1 SSI_CR0：协议格式的雕刻刀

SSI_CR0寄存器定义了通信的基本规则。其位域通常如下：

配置实例：设置SPI模式0，8位数据，波特率1 Mbps假设系统时钟F_SSICLK = 16 MHz，目标波特率BR = 1 Mbps。

1. 选择SPI模式0：SPO=0,SPH=0。
2. 选择8位数据：DSS=0x7。
3. 计算分频值：总分频系数 = F_SSICLK / BR = 16。 我们需要CPSDVSR * (1+SCR) = 16。CPSDVSR必须是2-254的偶数。一个常见组合是令CPSDVSR=2，则1+SCR=8，所以SCR=7。
4. 写入CR0：FRF=00,DSS=0111,SPO=0,SPH=0,SCR=7。假设保留位为0，则CR0值应为0x0007。

实操心得：SPI模式（CPOL, CPHA）必须与从设备严格匹配，这是通信成功的前提。许多传感器（如BMI160 IMU）的默认模式是模式3（CPOL=1, CPHA=1），而一些存储器（如W25Q Flash）可能默认是模式0。务必先查从设备手册。

2.2.2 SSI_CR1：模块使能与模式选择

SSI_CR1控制模块的全局行为。

标准初始化流程：

1. 确保系统时钟已配置并稳定。
2. 通过SYSCTL使能SSI模块的时钟。
3. 将SSE位清零，禁用SSI模块。
4. 配置SSI_CR0（协议、波特率）和SSI_CR1的MS位（主从模式）。
5. 配置SSI_CPSR（时钟预分频）。
6. 最后，将SSE位置1，使能SSI模块。

2.2.3 SSI_DR与FIFO操作

SSI_DR寄存器是16位宽的窗口，背后连接着发送和接收FIFO（通常是4级或8级深）。

• 写入DR：数据被写入发送FIFO的写指针位置。如果FIFO未满，写入立即完成；如果FIFO已满，写入操作可能会阻塞或需要等待。
• 读取DR：数据从接收FIFO的读指针位置读出。如果FIFO为空，读出的值可能无效。

关键行为：

• 数据对齐：当数据位宽（DSS）小于16位时，软件必须将数据右对齐写入DR寄存器。例如，在8位模式下，有效数据应放在DR[7:0]，DR[15:8]会被发送逻辑忽略。接收时，硬件会自动将数据右对齐放入DR。
• FIFO状态：通过SSI_SR寄存器的TFE（发送FIFO空）、TNF（发送FIFO非满）、RNE（接收FIFO非空）、RFF（接收FIFO满）等位，可以高效地查询FIFO状态，实现非阻塞式数据收发。

查询式发送数据示例（C语言伪代码）：

void SSI_SendData(uint32_t ssi_base, uint16_t data) { // 等待发送FIFO有空间（非满） while((HWREG(ssi_base + SSI_O_SR) & SSI_SR_TNF) == 0) { // 可选：加入超时机制，防止死循环 } // 写入数据（注意右对齐） HWREG(ssi_base + SSI_O_DR) = data; }

2.2.4 时钟生成：SSI_CPSR与波特率计算

波特率的精确控制对通信稳定性至关重要。公式BR = F_SSICLK / [CPSDVSR * (1 + SCR)]是核心。

• F_SSICLK：SSI模块的输入时钟频率。它可能来自系统主频，也可能来自特定的时钟源（通过SSI_CC寄存器选择）。
• CPSDVSR：SSI_CPSR寄存器的低8位，必须是2到254之间的偶数。如果你写入一个奇数，硬件会强制将最低位清零。
• SCR：SSI_CR0中的8位因子，范围0-255。

配置策略：

1. 确定F_SSICLK：根据系统时钟配置和SSI_CC寄存器确定。
2. 计算总分频系数N：N = F_SSICLK / 目标波特率。
3. 分解N：将N分解为CPSDVSR * (1+SCR)的形式，且CPSDVSR为偶数。通常先确定一个合适的、较大的偶数CPSDVSR，然后计算SCR = (N / CPSDVSR) - 1，并确保SCR在0-255之间。
4. 误差评估：计算实际波特率BR_actual = F_SSICLK / [CPSDVSR * (1+SCR)]，评估其与目标波特率的相对误差。对于高速或长距离通信，误差应控制在±2%以内（许多器件要求更严）。

避坑指南：过高的F_SSICLK或过小的分频系数可能导致波特率误差过大。有时，为了获得一个精确的波特率（如115200），可能需要微调系统时钟F_SSICLK本身。另外，CPSDVSR的偶数限制意味着分频系数的最小步进是2，这在要求非常特定波特率时可能是个限制。

2.3 SSI中断与DMA配置

对于高效的数据传输，轮询FIFO状态（查询方式）会大量占用CPU。中断和DMA是解放CPU的利器。

2.3.1 中断管理

SSI的中断逻辑清晰：

1. 原始中断状态 (SSI_RIS)：无论中断是否被屏蔽，只要条件触发，对应位就置1。例如，当接收FIFO达到可触发中断的水位（如半满）时，RXRIS位会置1。
2. 中断屏蔽 (SSI_IM)：用于允许或禁止某个中断条件向CPU产生中断请求。置1表示不屏蔽（允许中断）。
3. 已屏蔽中断状态 (SSI_MIS)：这是RIS & IM的结果。只有当RIS=1且IM=1时，MIS才为1，并且该中断信号会发送到中断控制器。驱动程序通常查询这个寄存器或直接进入中断服务程序。
4. 中断清除 (SSI_ICR)：写1清除对应的原始中断状态位（RIS）。这是一个“写1清零”的寄存器。

常见中断配置：

• 接收中断：使能RXIM。当接收FIFO中有数据（达到阈值）时触发，用于及时读取数据，防止溢出。
• 发送中断：使能TXIM。当发送FIFO为空（或低于阈值）时触发，用于填充新的待发送数据，保持发送流不间断。
• 接收超时中断：使能RTIM。当接收FIFO非空但一段时间没有新数据时触发，用于处理不完整的数据帧。
• 接收溢出中断：使能RORIM。当接收FIFO已满，但新数据到来时触发，表明数据丢失，需要错误处理。

2.3.2 DMA配置

对于大批量、连续的数据传输（如读写SD卡、传输音频流），DMA是必选项。SSI_DMACTL寄存器控制DMA功能：

• TXDMAE：发送DMA使能。置1后，当发送FIFO有空位时，会触发DMA请求，自动从内存搬运数据到SSI_DR。
• RXDMAE：接收DMA使能。置1后，当接收FIFO有数据时，会触发DMA请求，自动将SSI_DR的数据搬运到内存。

配置DMA传输的典型步骤：

1. 配置SSI为所需通信模式（主/从、波特率等）。
2. 配置DMA控制器：设置源地址（内存）、目标地址（SSI_DR）、传输数据量、传输宽度（与SSI数据位宽匹配）等。
3. 使能SSI的TXDMAE或RXDMAE。
4. 启动DMA传输。
5. 传输完成后，DMA控制器或SSI模块会产生中断，通知CPU处理。

注意事项：使用DMA时，必须确保DMA缓冲区在内存中的对齐方式符合DMA控制器的要求，并且要处理好数据打包（packing）问题，特别是当SSI数据位宽不是8位的整数倍时。此外，在传输结束时，可能需要查询SSI_SR中的BSY位，确保最后一帧数据已完全移出，再关闭SSI或DMA。

3. I2C接口深度解析：两线制上的艺术

与SSI/SPI的全双工、多线制不同，I2C以其极简的两线（SDA数据线、SCL时钟线）和强大的多主从支持，在连接多个低速设备时展现出巨大优势。理解其协议和TI微控制器的实现方式，是进行可靠I2C通信的关键。

3.1 I2C协议基础与TI模块架构

I2C总线是真正的多主多从总线，所有设备都通过开漏输出连接到SDA和SCL，依靠外部上拉电阻将总线拉高。这种结构天然支持“线与”功能，是实现时钟同步和仲裁的基础。

TI I2C模块特点：

• 主从一体：同一个硬件模块既能作为主机，也能作为从机，甚至能同时处理主从角色（在多主系统中）。
• 标准/快速模式：支持100kbps的标准模式和400kbps的快速模式。
• 7位地址：使用7位从机地址，最多可寻址127个设备（地址0x00通常保留）。
• 中断驱动：为各种事件（传输完成、仲裁丢失、开始/停止条件检测等）提供了丰富的中断源。

模块内部逻辑分离：从寄存器角度看，TI的I2C模块清晰地分为主控部分和从机部分。主控部分寄存器以I2CM_为前缀（如I2CM_SA,I2CM_CTRL,I2CM_DR），负责发起传输、产生时钟；从机部分寄存器以I2CS_为前缀（如I2CS_OAR,I2CS_CTRL,I2CS_DR），负责响应主机寻址、收发数据。这种分离使得编程模型非常清晰。

3.2 I2C主控制器寄存器配置与操作流程

作为主机，是通信的发起者和时钟的控制者。其核心寄存器包括：

• I2CM_TPR (Timer Period Register)：这是配置I2C波特率最关键的寄存器。SCL时钟频率由公式SCL_PERIOD = 2 × (1 + TIMER_PRD) × (SCL_LP + SCL_HP) × CLK_PRD计算得出。其中SCL_LP和SCL_HP通常是固定值（如6和4），CLK_PRD是系统时钟周期。因此，通过设置TPR值，即可得到标准模式（~100kHz）或快速模式（~400kHz）的SCL。手册中的表格是快速参考的利器。
• I2CM_SA (Slave Address Register)：写入目标从设备的7位地址。注意，该寄存器的最低位（LSB）是R/S位（0表示写，1表示读）。在发起传输前，需要将地址和方向位组合好写入。
• I2CM_CTRL (Control Register)：控制单次传输的行为。包含几个关键位：
  • RUN：启动传输。
  • START：产生起始条件。
  • STOP：产生停止条件。
  • ACK：控制是否在接收字节后发送应答（ACK）。通常在接收多个字节时，最后一个字节前应发送ACK，最后一个字节后发送NACK（非应答）。
• I2CM_DR (Data Register)：要发送的数据或接收到的数据。
• I2CM_STAT (Status Register)：包含BUSY（总线忙）、ERROR（从机无应答错误）、ARBLST（仲裁丢失）等状态位。每次操作后必须检查此寄存器。

主机单次发送（写）流程（查询方式）：

1. 等待总线空闲：检查I2CM_STAT的BUSBSY位是否为0。
2. 设置从机地址和方向：向I2CM_SA写入(slave_addr << 1) | 0（写方向）。
3. 填充数据：向I2CM_DR写入第一个数据字节。
4. 启动传输：向I2CM_CTRL写入命令字，设置ACK=X（通常为1），STOP=1（本次传输后停止），START=1，RUN=1。
5. 等待完成：轮询I2CM_STAT的BUSY位，直到变为0。
6. 检查错误：检查ERROR位是否为0。如果为1，表示从机无应答，传输失败。
7. 后续数据：如果要发送多个字节，在步骤4中设置STOP=0（无停止条件），每发送完一个字节（BUSY变低）后，检查状态，若无错误则写入下一个数据到I2CM_DR，并再次设置RUN=1（此时START=0）。最后一个字节发送时，再设置STOP=1。

3.3 I2C从机控制器配置与响应机制

作为从机，设备需要时刻监听总线，并在被寻址时做出响应。

• I2CS_OAR (Own Address Register)：设置本从机设备的7位地址。主机发送的地址与此匹配时，本设备才会响应。
• I2CS_CTRL (Control Register)：从机控制位相对较少，主要是使能位。
• I2CS_DR (Data Register)：主机发送来的数据或准备发送给主机的数据。
• I2CS_STAT (Status Register)：包含RREQ（接收请求，即主机在向本从机写数据）、TREQ（发送请求，即主机在从本从机读数据）、FBR（首字节接收，即刚收到匹配的地址字节）等状态位。

从机中断处理流程：

1. 配置I2CS_OAR和使能从机模块。
2. 使能所需中断，如数据中断(DATAIM)、起始条件中断(STARTIM)。
3. 当主机发起传输并匹配地址后，从机硬件会自动应答，并根据R/W位设置RREQ或TREQ，并产生中断（如果已使能）。
4. 在中断服务程序中：
   • 检查I2CS_STAT的RREQ/TREQ位。
   • 如果是RREQ（主机写），则从I2CS_DR读取数据。
   • 如果是TREQ（主机读），则向I2CS_DR写入要发送的数据。
5. 操作I2CS_DR后，硬件会自动处理后续的时钟和应答。

关键细节：从机的响应速度必须足够快。在主机发出读命令后，从机需要在SCL时钟周期内将数据放到SDA线上。如果从机是软件模拟或CPU繁忙，可能导致超时。TI的硬件I2C从机模块能很好地处理这个问题，但若用GPIO模拟，则需特别注意时序。

3.4 I2C时钟配置、仲裁与错误处理

3.4.1 精确的时钟配置

I2C的时序要求严格。配置I2CM_TPR时，不仅要考虑目标频率，还要考虑SCL高低电平的占空比。公式中的SCL_LP和SCL_HP（低相位和高相位）固定了占空比。计算出的SCL频率必须符合I2C标准模式或快速模式的规范。例如，在16MHz系统时钟下，设置TPR=0x07可得到约100kHz的标准模式时钟。务必参考数据手册中的示例表格进行配置。

3.4.2 多主仲裁机制

这是I2C的精髓之一。当两个主机同时发起传输时：

1. 它们都会先检测总线空闲（SDA和SCL均为高），然后产生起始条件。
2. 随后，它们开始发送地址和数据。每个主机在发送每个位后，都会回读SDA线电平。
3. 如果某个主机发送了‘1’（释放SDA为高），但回读发现SDA线是‘0’（被另一个主机拉低），那么它就知道自己失去了仲裁。
4. 失去仲裁的主机会立即切换到从机接收模式，并停止驱动SDA，等待总线空闲后再重试。赢得仲裁的主机则继续通信。

TI的I2CM_STAT寄存器中的ARBLST位会指示本次传输是否丢失了仲裁。在支持多主的系统中，主机程序必须检测此位，并在仲裁丢失后妥善处理（通常是等待后重发）。

3.4.3 常见错误与排查

1. 无应答（NACK）错误：主机发送地址或数据后，未检测到从机的应答位。I2CM_STAT的ERROR位置1。

   • 原因：从机地址错误、从机设备不存在、从机忙、总线物理连接问题（上拉电阻过大导致上升沿太慢）。
   • 排查：用逻辑分析仪抓取波形，检查地址是否正确、SDA线在ACK周期是否被从机拉低。

2. 总线忙锁死：BUSBSY位一直为1，总线无法使用。

   • 原因：通信异常终止（如从机异常复位），未能产生停止条件。
   • 恢复：一种“暴力”恢复方法是，尝试通过软件模拟产生多个SCL时钟脉冲（需将SCL引脚临时配置为GPIO输出），同时监控SDA，直到SDA为高，然后在SCL为高时产生一个停止条件（SDA由低变高）。注意：此操作有风险，可能干扰其他正常设备。

3. 时钟延展（Clock Stretching）：从机通过拉低SCL来让主机等待。TI的I2C主机硬件支持此功能。但如果用软件模拟主机，必须包含检测SCL电平并等待的逻辑，否则通信会失败。

4. SSI与I2C应用场景对比与选型指南

虽然都是串行通信，但SSI（尤其是SPI模式）和I2C的应用场景有显著区别。

选型建议：

• 追求速度、点对点或设备数量少：优先选择SPI。它的吞吐量优势巨大，驱动程序也简单直接。
• 连接多个低速设备、追求引脚精简：毫无疑问选择I2C。它能用最少的线连接数十个设备。
• 长距离通信：两者都不擅长，但I2C的总线电容负载问题更突出，通常需要更小的上拉电阻或使用总线缓冲器。SPI在长距离时片选信号和时钟同步也是挑战。对于长距离，RS-485、CAN等差分总线更合适。
• 即插即用与热拔插：I2C理论上支持（通过检测总线忙和重新寻址），但实践中需要谨慎处理。SPI的片选机制在热拔插时可能引起总线冲突，风险更高。

5. 实战调试技巧与常见问题排查

理论最终要服务于实践。这里分享一些在调试SSI和I2C通信时积累的硬核经验。

5.1 硬件层面的检查清单

在写第一行驱动代码之前，请先完成这些硬件检查：

1. 电源与地：确保主从设备共地，这是通信的基准。电源电压是否匹配？3.3V设备与5V设备直接连接需要电平转换。
2. 上拉电阻（针对I2C和开漏输出的SPI信号）：这是I2C正常工作的生命线。阻值典型值在2.2kΩ到10kΩ之间，具体取决于总线电容和速度。总线电容越大（线越长、设备越多），所需上拉电阻应越小，以保证上升时间。可以用示波器测量SCL/SDA的上升沿，确保其时间满足协议要求。
3. 信号完整性：用示波器观察SCLK、MOSI、MISO（SPI）或SCL、SDA（I2C）的波形。检查是否有明显的过冲、振铃或毛刺。高速SPI下，信号质量问题尤为突出，可能需要串联小电阻（如22Ω-100Ω）进行阻抗匹配。
4. 片选信号（SPI）：确保片选信号在通信间隙被正确拉高（无效）。多个SPI设备时，确保同一时刻只有一个片选有效。

5.2 软件调试与逻辑分析仪的使用

当通信失败时，盲目修改代码效率低下。逻辑分析仪是你的“眼睛”。

1. 连接：将逻辑分析仪的通道连接到通信线（SCLK, MOSI, MISO, CS 或 SCL, SDA）。
2. 触发设置：设置为下降沿触发（对于SPI片选或I2C起始条件都很有效）。
3. 捕获波形：运行你的通信程序，捕获波形。
4. 协议解码：使用逻辑分析仪的SPI或I2C解码功能。它能直接将二进制波形翻译成地址、数据、开始/停止、ACK/NACK。
5. 对比分析：
   • SPI：检查模式（CPOL, CPHA）、时钟频率、数据位顺序（MSB/LSB）是否与从设备一致？片选时序是否正确（通常在时钟有效前拉低，结束后拉高）？
   • I2C：检查起始条件、7位地址（含R/W位）是否正确？从机是否回复了ACK？数据字节是否符合预期？停止条件是否产生？

一个典型的I2C调试案例：读取某温度传感器，地址0x48，寄存器0x00。

• 预期波形：[Start] + [0x90 (写地址)] + [ACK] + [0x00] + [ACK] + [ReStart] + [0x91 (读地址)] + [ACK] + [Data Byte] + [NACK] + [Stop]。
• 问题现象：逻辑分析仪显示，发送完读地址0x91后，从机回复了NACK。
• 排查：地址0x48 << 1 = 0x90，写地址0x90正确且收到了ACK，说明从机存在且地址匹配。读地址0x91也正确。问题可能出在：1. 从机不支持重复起始条件；2. 从机认为寄存器地址0x00无效或访问方式不对；3. 从机处于忙状态。查阅传感器手册发现，该传感器在写寄存器地址后，需要等待至少t_CONV转换时间才能读取数据。在ReStart前加入几毫秒延时，问题解决。

5.3 软件驱动中的稳健性设计

1. 超时机制：所有等待循环（如等待BUSY位清零、等待FIFO非空）都必须加入超时计数器。避免因硬件故障导致软件死锁。

   #define I2C_TIMEOUT 100000 // 超时计数 uint32_t timeout = 0; while((HWREG(I2C_BASE + I2C_O_MCS) & I2C_MCS_BUSY) && (timeout < I2C_TIMEOUT)) { timeout++; } if(timeout >= I2C_TIMEOUT) { // 处理超时错误，例如复位I2C模块 handle_i2c_timeout(); }

2. 错误恢复：检测到ERROR（无应答）或ARBLST（仲裁丢失）后，不能仅仅返回失败。应执行一个标准的错误恢复序列：发送停止条件（如果可能），将模块置于已知状态（如禁用再重新初始化），等待一段时间后重试。
3. 中断与DMA的缓冲区管理：使用中断或DMA时，务必设计好环形缓冲区或乒乓缓冲区。在中断服务程序（ISR）中，只做最简单的数据搬运和标志设置，将复杂的处理（如协议解析）放到主循环或低优先级任务中，避免在ISR中耗时过长。
4. 配置的原子性：在修改SSI的CR0、CR1或I2C的TPR等关键配置寄存器时，最好先禁用模块（SSI的SSE位清零，I2C主机停止），修改完成后再使能。防止模块在运行中配置突变导致不可预知的行为。

深入理解SSI和I2C的寄存器配置与通信协议，是嵌入式工程师构建稳定可靠系统的必备技能。从读懂数据手册的寄存器描述，到写出高效健壮的驱动程序，再到用逻辑分析仪解决棘手的硬件问题，这个过程充满了挑战，但每一次成功的调试都会带来巨大的成就感。记住，没有“通灵”的代码，一切问题都要靠波形和数据说话。当你下次再面对一个不响应的传感器时，不妨深吸一口气，拿起逻辑分析仪，从最基本的电源、地线和时钟信号开始检查，一步步拆解问题，最终的解决方案往往就藏在那些看似枯燥的寄存器位和时序图里。