news 2026/7/26 19:41:18

CC32xx I2C驱动开发：从协议原理到FIFO与μDMA高效应用

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张小明

前端开发工程师

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CC32xx I2C驱动开发：从协议原理到FIFO与μDMA高效应用

1. 项目概述与I2C总线核心价值

在嵌入式开发，尤其是物联网和智能硬件领域，微控制器（MCU）与各种传感器、存储器、显示屏等外设的通信是项目的基础。面对引脚资源紧张、布线复杂、成本控制严格的现实，I2C（Inter-Integrated Circuit）总线协议以其简洁的两线制设计和灵活的主从架构，成为了工程师们最得力的工具之一。我接触过不少通信协议，但像I2C这样在极简的物理层上实现了完整寻址、仲裁、应答机制的，确实不多见。它就像一条高效的城市公交线路（总线），所有设备（从机）都有自己唯一的门牌号（地址），由调度中心（主机）按需呼叫，数据包（乘客）有序上下车，整个过程井然有序，极大地节省了城市道路（PCB走线）资源。

本次我们聚焦于德州仪器（TI）的CC32xx系列无线微控制器，深入剖析其内置的I2C模块。CC32xx系列因其集成了高性能的Wi-Fi功能，在物联网节点、智能家居网关中应用广泛。而其I2C接口，正是连接温湿度传感器、OLED屏幕、EEPROM配置存储器等关键外设的桥梁。官方数据手册虽然详尽，但动辄上百页的寄存器描述和时序图，对于新手甚至是有经验的工程师快速上手和排错来说，都不够友好。我将结合自己多次在CC32xx平台上调试I2C驱动的实际经验，不仅带你理解协议本身，更会拆解CC32xx I2C模块的独特设计，比如其FIFO与μDMA的协同工作机制、时钟低超时（CLTO）的故障恢复策略等，这些往往是项目稳定性的关键。无论你是刚开始接触I2C，还是想在CC32xx上实现更高效、更可靠的数据传输，这篇文章都能提供从原理到实操的完整参考。

2. I2C总线协议深度解析与CC32xx实现特点

2.1 I2C协议基础：两线制下的精巧舞蹈

I2C协议的精髓，在于仅用两根线——串行数据线（SDA）和串行时钟线（SCL）——就构建了一套完整的通信规则。这两根线都需要通过上拉电阻连接到正电源，形成“线与”逻辑，这是实现多主设备仲裁的基础。

通信的每一次“会话”都由主机发起。主机通过产生一个起始条件（START）来宣告总线忙碌：在SCL为高电平时，SDA线产生一个从高到低的跳变。与之对应，停止条件（STOP）则是在SCL为高时，SDA从低到高的跳变，标志着本次传输结束，总线恢复空闲。这里有个关键细节：起始和停止条件都是“非常态”的信号组合，因此在总线空闲（SDA和SCL均被上拉为高）的正常状态下，绝不会被误触发。

起始条件之后，主机发送的第一个字节是7位从机地址加1位读写方向位（R/S）。地址位用于寻址总线上众多的从机设备，而方向位则决定了后续数据的流向：0表示主机向从机写入（发送），1表示主机从从机读取（接收）。每一个数据字节（8位）传输后，都必须跟一个应答（ACK）时钟脉冲。在这个脉冲期间，发送方（可能是主机或从机）会释放SDA线，而接收方则需要将SDA线拉低，以示确认。如果接收方没有拉低（保持高电平），则产生一个非应答（NACK），通常意味着传输出错或接收方不希望继续接收数据。

注意：数据有效性规则是I2C稳定性的基石。协议规定，SDA线上的数据必须在SCL的高电平期间保持稳定，只有在SCL为低电平时才允许变化。在编写底层驱动或调试时，如果发现数据错乱，首先要用逻辑分析仪抓取时序，检查是否违反了这一规则。

2.2 CC32xx I2C模块的架构优势

CC32xx芯片内部集成了一路完整的I2C模块，它并非一个简单的比特位控制器，而是一个高度集成、支持多种高级功能的硬件引擎。

首先，它同时集成了主控制器和从控制器。这意味着同一个CC32xx芯片，既可以作为主机去控制其他传感器，也可以在另一个系统中作为从设备，被其他主MCU（如一个更强大的应用处理器）访问其内部数据。这种灵活性在复杂的系统中非常有用。

其次，它对四种操作模式提供了硬件支持：主发送、主接收、从发送、从接收。硬件状态机自动处理了起始、停止、地址匹配、应答生成等底层时序，极大地减轻了CPU的负担。

在性能方面，它支持标准模式（100 kbps）和快速模式（400 kbps）。模式的选择通过配置I2CMTPR（主定时器周期）寄存器来实现。其时钟计算公式为：SCL周期 = 2 × (1 + TIMER_PRD) × (SCL_LP + SCL_HP) × 系统时钟周期。其中SCL_LP和SCL_HP是硬件固定的低相位和高相位计数（通常为6和4）。以CC32xx常见的80MHz系统时钟为例，要产生100kHz的SCL，计算出的TIMER_PRD值应为0x27（十进制39）；要产生400kHz，则需配置为0x09。这个计算过程是配置的起点，如果配置后通信速率不对，首先要检查系统时钟频率和这个寄存器的值。

最值得深入探讨的是其FIFO（先入先出缓冲区）与μDMA（微直接存储器访问控制器）的协同机制。这是CC32xx I2C模块实现高效批量数据传输的核心。模块内部有两个独立的8字节FIFO，分别用于发送（TX）和接收（RX）。通过I2CFIFOCTL寄存器，可以灵活地将这两个FIFO分配给主模块或从模块使用。

当进行大量数据读写时（例如从传感器连续读取128字节的温度历史数据），使用传统的查询或中断方式，每个字节都需要CPU介入，效率低下。而启用μDMA后，情况大为改观：CPU只需要初始化好DMA传输的源/目标地址和长度，并启动I2C的突发（BURST）传输模式。随后，I2C硬件会自动管理FIFO的填充和清空，并通过dma_req（突发请求）和dma_sreq（单次请求）信号与μDMA控制器交互，自动完成数据在内存和FIFO之间的搬运。在此期间，CPU可以被解放出来处理其他任务，或者进入低功耗模式。这对于电池供电的物联网设备来说，是降低整体功耗的关键手段之一。

3. CC32xx I2C关键寄存器配置与驱动编写要点

理解了架构，我们就要深入到寄存器层面。CC32xx的I2C寄存器分为主控和从控两组，结构清晰但功能丰富。驱动编写本质上就是正确配置这些寄存器并响应其状态变化。

3.1 主控制器核心寄存器组详解

  1. I2C主从机地址寄存器（I2CMSA）：这是发起任何通信的第一步。你需要在这里写入7位从机地址（左对齐，最低位空闲），并通过最低位（R/S位）设置本次传输的方向。例如，要向地址0x48的传感器写入，则写入0x48 << 1 | 0 = 0x90；要从该传感器读取，则写入0x48 << 1 | 1 = 0x91。

  2. I2C主控制/状态寄存器（I2CMCS）：这是整个主控流程的“指挥中心”。其关键控制位包括：

    • RUN：启动传输。写入1后，硬件状态机开始工作。
    • START：产生起始条件。通常与RUN同时置1来发起一次新的传输。
    • STOP：产生停止条件。置1会在当前字节传输结束后产生停止信号，结束本次会话。
    • ACK：控制主设备在接收模式下的应答行为。通常应置1，让主机在每接收一个字节后自动发送ACK。只有在接收最后一个字节时，才需要软件将其清零以发送NACK，通知从机停止发送。
    • BURST：启用突发传输模式。当需要传输多个字节且希望使用FIFO/μDMA时，必须置位此位。

    状态位同样重要，用于查询传输状态：

    • BUSY：指示I2C主状态机是否正在忙碌。在写入新的控制命令前，必须等待此位为0。
    • ERROR：综合错误标志。如果置位，需要进一步检查ARBLOST（仲裁丢失）和DATACK（数据未被应答）位来确定具体错误原因。

  3. I2C主数据寄存器（I2CMDR）：在非FIFO模式下，这是数据进出的门户。发送时，将数据写入此寄存器；接收时，从此寄存器读取数据。

  4. I2C主定时器周期寄存器（I2CMTPR）：如前所述，用于配置SCL时钟频率。务必根据系统时钟准确计算。

  5. I2C主时钟低超时计数寄存器（I2CMCLKOCNT）：这是一个重要的“看门狗”寄存器。当从机设备异常（例如程序跑飞）并持续拉低SCL线时，总线会挂死。通过设置此寄存器，可以定义一个时间阈值（例如34.88ms @100kHz）。如果SCL被连续拉低超过这个时间，主模块硬件会自动产生一个停止条件来尝试恢复总线，并触发时钟低超时（CLTO）中断。这是一个非常实用的总线容错机制。

3.2 从控制器与FIFO配置要点

从控制器的核心寄存器是I2CSOAR（从机自身地址寄存器），设备通过配置它来声明自己在总线上的地址。CC32xx还支持双地址功能，通过I2CSOAR2可以设置一个备用地址，这在需要设备响应两个不同地址的场景下很有用。

FIFO的配置主要在I2CFIFOCTL寄存器：

  • TXASGNMT和RXASGNMT位：决定TX和RX FIFO是分配给主模块还是从模块。通常，如果该芯片只作为主机，则将两者都分配给主模块。
  • TXTRIG和RXTRIG位：设置FIFO触发阈值。例如，设置RXTRIG=4，则当RX FIFO中数据达到4字节时，会触发RXRIS中断或向μDMA发出dma_req请求，提示可以批量读取数据了。合理设置阈值可以减少中断次数或提高DMA效率。

实操心得：在切换FIFO的分配对象（例如从主模式切换到从模式）之前，务必确保FIFO为空。否则，残留的数据会导致不可预知的通信错误。一个稳妥的做法是，在重新配置I2CFIFOCTL前，先读取I2CFIFOSTATUS寄存器确认FIFO状态，并通过多次读写I2CFIFODATA寄存器进行手动清空。

3.3 中断管理与应用策略

CC32xx的I2C中断源非常丰富，合理利用中断可以构建高效的非阻塞式驱动。中断寄存器分为原始中断状态（I2CMRIS/I2CSRIS）、屏蔽后中断状态（I2CMMIS/I2CSMIS）和中断清除（I2CMICR/I2CSICR）三组。

对于主控制器，最常用的中断有：

  • RIS（主传输完成）：一次单字节或突发传输完成。
  • NACKRIS（无应答）：从机未应答地址或数据，通常意味着从机不存在或忙。
  • ARBLOSTRIS（仲裁丢失）：在多主系统中，本机在总线仲裁中失败。
  • CLKRIS（时钟低超时）：总线挂死，需要介入恢复。
  • DMARXRIS/DMATXRIS：DMA传输完成中断。

我的建议是：在初始化时，根据应用场景有选择地使能中断。对于简单的轮询操作，可以只使能错误中断（NACKRIS,ARBLOSTRIS,CLKRIS）用于故障检测。对于使用DMA的突发传输，务必使能DMARXRIS或DMATXRIS，以便在DMA搬运完成后进行后续处理。在中断服务程序（ISR）中，要第一时间读取状态寄存器，判断中断源，并写入相应的中断清除寄存器位来清除中断标志，防止重复进入中断。

4. 基于CC32xx的I2C驱动实现与通信流程

理论最终要服务于实践。下面我将以CC32xx作为主机，与一个I2C温度传感器（假设地址0x48）通信为例，拆解几个典型场景的软件实现流程。

4.1 场景一：单字节写入（配置传感器）

假设我们需要向传感器的配置寄存器（0x01）写入值0x60，使其工作在连续转换模式。

步骤流程如下：

  1. 初始化与引脚配置：

    • 启用系统时钟中对应的I2C模块和GPIO模块时钟。
    • 将用于I2C功能的GPIO引脚（例如PIN29为SDA，PIN30为SCL）配置为复用功能（设置CONFMODE）。
    • 关键一步：必须将这两个引脚的IODEN位配置为开漏输出（Open-Drain）。这是I2C总线“线与”特性的硬件要求。
    • 在外部电路上，确保SDA和SCL线上连接了合适的上拉电阻（典型值2.2kΩ - 4.7kΩ，具体取决于总线电容和速度）。

  2. 主控制器初始化：

    • 将I2CMCR寄存器中的I2CEN位置1，使能I2C主模块。
    • 根据系统时钟（如80MHz）和 desired SCL频率（如100kHz），计算并写入I2CMTPR寄存器（值为0x27）。
    • 如果需要，配置I2CMCLKOCNT寄存器以启用时钟低超时保护。

  3. 执行单次发送序列（对应手册中的图7-7流程）：

    // 1. 等待总线空闲（非必须，但建议在每次发起传输前检查） while(I2CMasterBusBusy(I2C0_BASE)) {}; // 2. 写入从机地址和方向（写） I2CMasterSlaveAddrSet(I2C0_BASE, 0x48, false); // false 表示写 // 3. 写入数据（寄存器地址 0x01） I2CMasterDataPut(I2C0_BASE, 0x01); // 4. 发送控制命令：产生START，运行，并在传输后产生STOP。 // 控制命令字格式：[ACK X][STOP 1][START 1][RUN 1] = 0x7 (二进制0111) I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_SEND_START); // 通常库函数封装了此命令 // 5. 等待本次传输完成 while(I2CMasterBusy(I2C0_BASE)) {}; // 6. 检查错误（可选，但推荐） if(I2CMasterErr(I2C0_BASE) != I2C_MASTER_ERR_NONE) { // 处理错误：可能是NACK或仲裁丢失 } // 7. 写入第二个数据字节（配置值 0x60） I2CMasterDataPut(I2C0_BASE, 0x60); I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_SEND_CONT); // 继续发送，不产生STOP while(I2CMasterBusy(I2C0_BASE)) {}; // 8. 发送停止条件，结束本次通信 I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_SEND_FINISH); while(I2CMasterBusy(I2C0_BASE)) {};

    注意：上述代码使用了TI驱动库的简化API。实际寄存器操作是向I2CMCS写入特定的命令字。例如，单次发送并停止的命令是0x7（ACK=X, STOP=1, START=1, RUN=1）。

4.2 场景二：多字节读取（使用轮询）

现在我们需要从传感器的数据寄存器（假设为0x00）连续读取2个字节的温度数据。

步骤流程如下：

  1. 发送寄存器地址（写操作）：首先需要执行一个“写”周期，告诉传感器我们想要读取哪个寄存器。

    // 1. 发送START，地址+写，数据（寄存器地址0x00） I2CMasterSlaveAddrSet(I2C0_BASE, 0x48, false); I2CMasterDataPut(I2C0_BASE, 0x00); I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_SEND_START); while(I2CMasterBusy(I2C0_BASE)) {}; // 注意这里没有发送STOP！

  2. 发送重复起始条件（Repeated START）并切换为读方向：这是I2C复合格式的典型应用。在不释放总线（不发送STOP）的情况下，主机再次发送START，并切换通信方向。

    // 2. 发送重复START，地址+读 I2CMasterSlaveAddrSet(I2C0_BASE, 0x48, true); // true 表示读 // 命令字：[ACK 1][STOP 0][START 1][RUN 1] = 0xB (二进制1011) I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_RECEIVE_START); while(I2CMasterBusy(I2C0_BASE)) {}; // 此时第一个数据字节已在I2CMDR中 uint8_t data_high = I2CMasterDataGet(I2C0_BASE);

  3. 连续读取数据并控制应答：读取多个字节时，除最后一个字节外，主机都需要发送ACK以通知从机继续发送。

    // 3. 读取第二个字节（最后一个字节），主机发送NACK // 命令字：[ACK 0][STOP 1][START 0][RUN 1] = 0x5 (二进制0101) I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_RECEIVE_FINISH); while(I2CMasterBusy(I2C0_BASE)) {}; uint8_t data_low = I2CMasterDataGet(I2C0_BASE); // 由于命令中包含了STOP=1，传输结束后会自动产生STOP条件。

    这个过程对应手册中的图7-10（主接收多个字节）和图7-11（主发送后重复起始再接收）的组合流程。

4.3 场景三：使用FIFO与μDMA进行突发传输

当需要读取大量数据（例如从EEPROM读取一页256字节）时，使用轮询或单字节中断效率极低。此时应启用FIFO和μDMA。

配置与执行流程如下：

  1. 初始化μDMA控制器：配置DMA通道，设置源地址为I2CFIFODATA寄存器（对于接收），目标地址为内存中的缓冲区，传输数据量为I2CMBLEN寄存器中设置的长度。

  2. 配置I2C FIFO：

    • 通过I2CFIFOCTL寄存器，将TX FIFO和RX FIFO分配给主模块。
    • 设置RX FIFO的触发阈值（RXTRIG），例如设为4，这样当FIFO中有4个字节时就会触发DMA请求。
    • 使能主模块的DMA接收中断（DMARXIM位）。

  3. 配置并启动突发接收：

    // 1. 设置突发传输长度（例如64字节） I2CMasterBurstLengthSet(I2C0_BASE, 64); // 2. 写入从机地址和读方向 I2CMasterSlaveAddrSet(I2C0_BASE, slaveAddr, true); // 3. 使能DMA通道（此步骤依赖于具体的DMA驱动库） uDMAChannelEnable(UDMA_CHANNEL_I2C_RX); // 4. 发送控制命令，启动带突发（BURST）的接收 // 命令字需要包含 BURST=1, START=1, RUN=1, ACK=1 (除最后一个字节) // 通常库函数会提供类似 I2C_MASTER_CMD_BURST_RECEIVE_START 的宏 I2CMasterControl(I2C0_BASE, I2C_MASTER_CMD_BURST_RECEIVE_START); // 5. 此时CPU可处理其他任务。DMA会自动将FIFO中的数据搬运到指定内存。 // 6. 等待DMA传输完成中断（或查询DMA状态）。 // 7. 在DMA完成中断服务程序中，清除中断标志，并处理接收到的数据。

    在这个过程中，I2C硬件会自动管理整个突发传输的应答（除最后一个字节发送NACK外），并在传输完成后产生中断。需要特别注意：在突发接收模式下，最后一个字节的NACK和STOP条件是由硬件自动处理的，其行为由I2CMCS寄存器中的ACK和STOP位在启动命令中的设置决定。

5. 实战调试技巧与常见问题排查

无论理论多么扎实，在实际硬件调试中总会遇到问题。以下是我在多个CC32xx I2C项目中积累的排查经验和技巧。

5.1 问题一：通信完全无响应，SCL/SDA线始终为高

  • 现象：逻辑分析仪显示主机发出了START和地址，但SDA线上没有任何变化（无ACK），从机不响应。
  • 排查步骤：
    1. 检查物理连接：这是最常被忽略的。用万用表测量SDA和SCL线对地电压，在空闲时是否被上拉到高电平（如3.3V）。检查上拉电阻是否焊接正确，阻值是否合适（总线电容大时，电阻应减小以提高上升速度）。
    2. 检查从机地址：确认程序中使用的从机地址（7位）是否正确。许多传感器数据手册给出的是8位地址（包含读写位），需要右移一位得到7位地址。用逻辑分析仪解码第一个字节，看是否匹配。
    3. 检查CC32xx引脚配置：重中之重！确认GPIO是否已正确复用为I2C功能（CONFMODE），并且必须配置为开漏输出模式（IODEN置位）。如果配置为推挽输出，当主机和从机同时驱动总线到不同电平时，会造成短路或信号异常。
    4. 检查从机电源和复位：确保从设备已上电，且其复位引脚处于正常工作状态。有些传感器需要特定的初始化序列。

5.2 问题二：能收到ACK，但数据错误或时有时无

  • 现象：从机应答了地址，但后续读取的数据全是0xFF、0x00，或者随机乱码。
  • 排查步骤：
    1. 用时序图说话：连接逻辑分析仪或示波器，抓取完整的通信波形。重点检查：
      • SCL频率：是否与配置相符（100k/400k）？过快可能导致从机来不及响应。
      • 数据建立和保持时间：SDA数据在SCL上升沿前是否已稳定（建立时间）？在SCL下降沿后是否保持足够时间（保持时间）？CC32xx的时序通常很规范，但长导线或高容性负载会恶化信号边沿。
      • ACK位波形：在ACK时钟脉冲期间，SDA是否被从机明确地拉低？如果只是微弱下拉，可能是上拉电阻过大或从机驱动能力不足。
    2. 检查软件流程：在接收多个字节时，是否在倒数第二个字节发送了ACK，在最后一个字节发送了NACK？发送NACK后是否及时发送了STOP条件？流程错误会导致从机状态混乱。
    3. 检查中断与DMA竞争：如果使用了中断或DMA，确保在数据尚未准备好（BUSY位为1）时，没有去读取I2CMDR寄存器或FIFO。这种竞争条件会导致读到旧数据或状态错误。良好的做法是在状态检查中加入超时机制。

5.3 问题三：多主系统或总线挂死（SCL被持续拉低）

  • 现象：系统运行一段时间后死机，测量发现SCL线被持续拉低至0V，总线瘫痪。
  • 排查步骤与解决：
    1. 启用时钟低超时（CLTO）：这是CC32xx提供的硬件救命功能。根据你的总线速度，计算一个合理的超时值（如20ms）并配置I2CMCLKOCNT寄存器，使能CLTO中断。
    2. 编写总线恢复程序：在CLTO中断服务程序中，不能仅仅依赖硬件自动产生的STOP。一个更健壮的做法是：
      • 首先，尝试通过软件强制控制GPIO引脚，模拟几个SCL时钟脉冲，并尝试将SDA拉高，以“哄骗”挂死的从机释放总线。这需要先将GPIO临时切换回软件控制的通用输出模式。
      • 如果无效，则执行I2C模块软复位。通过设置I2C Master Configuration (I2CMCR)寄存器中的SOFTRESET位（如果存在），或直接禁用再重新初始化整个I2C模块，使其回到一个绝对干净的状态。
      • 恢复后，重新配置I2C模块和DMA（如果使用了），并尝试重新建立通信。
    3. 检查从机状态：总线挂死通常是由于某个从机（尤其是程序复杂的从机MCU）在通信中途发生异常，崩溃后其I2C硬件模块处于异常输出状态。检查从机的看门狗和异常处理机制。

5.4 问题四：使用DMA时数据丢失或错位

  • 现象：启用DMA进行大批量传输时，偶尔会丢失一包数据，或者数据缓冲区里的顺序不对。
  • 排查步骤：
    1. 核对DMA传输大小：确保I2CMBLEN寄存器设置的突发传输长度，与DMA通道配置的传输数量完全一致。如果不一致，I2C硬件和DMA控制器会不同步。
    2. 检查FIFO阈值：如果RXTRIG设置过高（比如7），而DMA传输速度较慢，可能导致RX FIFO溢出。适当降低阈值，让DMA更频繁地来取数据。同时，确保DMA通道的优先级足够高，不会被其他高优先级任务长时间阻塞。
    3. 内存对齐与缓存：如果DMA的目标地址是CPU经常访问的内存区域，且系统有缓存（Cache），必须考虑缓存一致性问题。在DMA传输开始前，可能需要无效（Invalidate）数据缓存；在DMA传输完成后，可能需要清理（Clean）缓存。或者直接使用非缓存（Non-cacheable）的内存区域进行DMA操作。
    4. 中断服务程序（ISR）效率：DMA传输完成中断ISR应尽可能短小精悍。如果ISR中执行了耗时的操作（如复杂计算、打印日志），可能会影响下一次DMA请求的及时响应，导致FIFO溢出。
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