1. 从NRZ到PAM4：为什么我们需要更“拥挤”的信号？
如果你最近关注过数据中心、高速网络或者芯片接口的新闻，大概率会看到一个词：PAM4。它听起来像某种神秘的编码，或者一个实验室里的新玩具。但事实上，它正悄然成为支撑我们每天刷视频、打游戏、云办公背后数据洪流的“高速公路”基石。简单来说，PAM4是一种信号调制技术，全称是“四电平脉冲幅度调制”。要理解它为什么重要，我们得先看看它要解决什么问题，以及它替代了谁。
在PAM4成为主流之前，高速数字通信领域长期被一种叫做NRZ（不归零码）的技术统治。NRZ的逻辑非常直观：用两个电压电平来代表数字世界的0和1。高电平代表1，低电平代表0。比如，在一条电信号线上，0V代表0，1V代表1。每发送一个时钟周期（一个符号周期），就传输1个比特（bit）的信息。这种“一个萝卜一个坑”的方式，简单、可靠、抗干扰能力强，统治了从早期的USB 2.0、千兆以太网到PCIe 3.0的漫长时代。
然而，技术发展的铁律是：人们对数据传输速率（带宽）的渴求永无止境。当速率要求从10Gbps、25Gbps向56Gbps、112Gbps甚至更高迈进时，NRZ遇到了天花板。这个天花板主要来自物理层面的“信道损耗”。你可以把传输数据的铜缆或PCB走线想象成一条水管，数据就是水流。当水流速度（数据速率）不高时，水管很通畅。但当水流速度激增（比如速率翻倍），问题就来了：
- 信号衰减加剧：高频信号在介质中传输时损耗极大，信号幅度会严重衰减，到了接收端可能微弱到无法识别。
- 码间干扰（ISI）：高速下，前一个比特的“尾巴”（残余能量）会干扰到后一个比特，导致波形模糊，就像快速说话时字与字连在了一起。
- 带宽瓶颈：信道本身的物理特性（如介电常数、导体粗糙度）决定了它能无损通过的最高频率（带宽）。NRZ信号的频谱主瓣宽度正好等于符号率（波特率）。想传输更高速率（更高符号率），就需要更宽的带宽，而信道的带宽是有限的。
工程师们面临一个两难选择：要么升级信道材料（用更低损耗的板材、更高级的电缆），这成本极高；要么在现有信道条件下，找到一种“挤”进更多数据的方法。PAM4就是那个“数据压缩”的魔术师。它不再只用2个电平（0和1），而是使用了4个不同的电压电平，分别代表2个比特的四种组合：00, 01, 10, 11。这样一来，在每个相同的时钟周期内，PAM4可以传输2个比特的信息，而NRZ只能传输1个比特。在符号率（波特率）不变的情况下，数据速率直接翻倍。
举个例子：要实现56Gbps的数据传输，如果用NRZ，符号率必须达到56G Baud（每秒56G个符号），这对信道带宽要求极高。但如果用PAM4，符号率只需要28G Baud，数据速率就能达到56Gbps（28G Baud * 2 bit/符号）。28G Baud的信号频谱主瓣宽度比56G Baud窄一半，对信道带宽的要求大大降低，从而能在现有或成本更优的信道材料上实现更高的速率。这就是PAM4最核心的价值：用更复杂的信号处理，换取对物理信道更宽松的要求，从而实现数据速率的跃升。它本质上是一种在带宽受限条件下提升频谱效率的权衡。
2. PAM4信号是如何“编码”与“解码”的？
理解了PAM4“为什么”存在，我们再来拆解它“是什么”以及“怎么工作”。PAM4，即四电平脉冲幅度调制，其核心在于将每两个连续的比特映射到一个具有四种可能幅度的电信号上。
2.1 电平映射与“眼图”的变迁
标准的PAM4电平映射通常采用均匀间隔。假设信号幅度范围是0到1，那么四个电平可以定义为：
- 电平0(-3)：代表比特对
00 - 电平1(-1)：代表比特对
01 - 电平2(+1)：代表比特对
10 - 电平3(+3)：代表比特对
11
这里用-3, -1, +1, +3是为了示意均匀间隔，实际系统中会根据功耗和噪声容限进行优化，可能是非均匀间隔。发送端（TX）的串行器需要将输入的比特流按每两位一组，根据这个映射表，产生对应的模拟电压电平。接收端（RX）的模数转换器（ADC）采样到这个电压后，再根据预设的判决门限，还原出对应的2个比特。
评估信号质量最直观的工具是“眼图”。对于NRZ信号，眼图是上下两个“眼皮”张开，形成一个清晰的“眼睛”，中间是判决点。而对于PAM4，由于有四个电平，眼图会演变成三个垂直排列的“眼睛”，分别对应电平0->1、1->2、2->3之间的过渡区域。这三个眼睛的张开高度和宽度，直接反映了信号的质量。
注意：PAM4的眼图比NRZ的复杂得多，也脆弱得多。因为电平间隔只有NRZ逻辑摆幅的1/3（假设总幅度相同），这意味着任何噪声或干扰都更容易导致接收端误判。例如，一个本该是电平2的信号，如果受到负向干扰，可能被误判为电平1，导致
10被误读为01，产生误码。因此，PAM4系统的信噪比（SNR）要求比NRZ系统苛刻得多。
2.2 核心挑战：信噪比与线性度
PAM4的引入带来了性能上的根本性变化，也带来了两大核心挑战：
信噪比（SNR）要求急剧提高：如前所述，电平间距缩小为原来的1/3，意味着噪声容限大幅降低。为了保证相同的误码率（BER），PAM4系统需要的SNR比NRZ系统高出近10dB。这要求系统在每一个环节都极力降低噪声、提高信号纯净度，包括更干净的电源、更优的时钟、更精密的模拟前端电路。
对线性度的极致追求：在NRZ时代，驱动器（Driver）和放大器可以工作在饱和区，对线性度要求相对宽松，因为只需要区分高低两个状态。但在PAM4系统中，驱动器必须能够精确、线性地产生四个不同的电压电平。任何非线性失真都会导致电平位置偏移或间距不均，进一步压缩本已狭窄的眼图，恶化系统性能。这就要求发射端的数模转换器（DAC）和驱动电路具有极高的线性度。
为了应对这些挑战，PAM4系统离不开一系列复杂的辅助技术，其中最关键的就是前向纠错（FEC）和发送端预加重/接收端均衡。
- FEC（前向纠错）：这是一种“主动纠错”机制。发送端在数据流中按特定算法加入冗余校验码。接收端在解码时，利用这些校验码不仅能检测错误，还能自动纠正一定数量的误码。对于PAM4这种内在误码率较高的系统，强大的FEC（如KP4、KR4 FEC）是保证最终链路可用性的“安全网”。它会引入一定的延迟和开销（比如增加约7%的冗余数据），但这是实现高可靠传输的必要代价。
- 预加重与均衡：为了对抗信道损耗和码间干扰，发送端会采用“预加重”技术，预先增强信号的高频成分，以补偿信道对高频的衰减。接收端则使用“均衡器”（如连续时间线性均衡器CTLE、判决反馈均衡器DFE），像一个智能滤波器，努力将失真、拖尾的信号“拉”回清晰的形状，试图重新打开闭合的眼图。在PAM4系统中，均衡算法的复杂度和精度要求远高于NRZ。
3. PAM4在哪些地方改变了游戏规则？
PAM4并非实验室里的纸上谈兵，它已经大规模商用，并深刻重塑了多个关键领域的互连标准。理解它的应用场景，能更直观地感受其价值。
3.1 数据中心：高速以太网的绝对主力
这是PAM4应用最广泛、最成熟的领域。为了应对云计算、AI训练带来的爆炸式数据增长，数据中心内部服务器、交换机之间的互联带宽必须持续提升。
- 400G/800G以太网：当前数据中心骨干互联正从100G/200G向400G、800G演进。IEEE 802.3bs/ck等标准明确规定，400G以太网采用8通道的50Gbps PAM4（8x50G），或4通道的100Gbps PAM4（4x100G）。800G则普遍采用8通道的100Gbps PAM4。这里的“50G PAM4”或“100G PAM4”指的是每通道的净数据速率，其符号率分别为25G Baud和50G Baud。如果没有PAM4，要实现单通道100Gbps，就需要100G Baud的NRZ信号，这在现有铜缆（DAC）或光模块技术上几乎无法实现。
- AOC/DAC与光模块：有源光缆、高速铜缆和光模块内部的电接口，普遍采用了PAM4 SerDes（串行器/解串器）。例如，QSFP-DD、OSFP等封装形式的400G光模块，其与交换机ASIC连接的电接口就是8x50G PAM4。
3.2 芯片互连：PCIe与CXL的演进方向
芯片间的互连总线对延迟和效率极其敏感，PAM4的引入更为谨慎，但趋势已定。
- PCIe 6.0：这是PAM4进入芯片互连领域的里程碑。PCIe 5.0（32GT/s）仍使用NRZ，但到了PCIe 6.0（64GT/s），标准果断转向了PAM4编码，将每通道速率翻倍至64GT/s（实际符号率为32GBaud）。同时，为了应对PAM4更高的误码率，PCIe 6.0引入了非常强大的FEC（前向纠错）和CRC（循环冗余校验）机制，并采用了“轻量级”的FLIT（流量控制单元）模式来管理数据包，以平衡延迟和可靠性。
- CXL（Compute Express Link）：作为CPU与加速器、内存池之间高速缓存一致性互连的新标准，CXL 3.0版本也采用了与PCIe 6.0相同的物理层（64GT/s PAM4），确保了技术栈的协同和生态的统一。
3.3 内存接口：DDR5与GDDR6/7的幕后推手
内存带宽是提升系统整体性能的关键瓶颈，PAM4在这里也扮演了重要角色。
- GDDR6/GDDR7显存：为了满足GPU对超高带宽的渴求，GDDR6显存标准在保持相对较低引脚数的同时，通过采用PAM4信号在单个数据I/O上实现双倍数据速率（实际上是每个时钟周期传输2比特，类似PAM4的思想）。最新的GDDR7更是进一步优化了PAM4技术，并引入了脉冲幅度调制与脉冲持续时间调制相结合等更高级的技术，持续推高带宽。
- DDR5：虽然主流DDR5内存的DQ（数据线）仍采用NRZ，但其用于命令/地址总线的DRAM接口（DDR5 Sub-Load DIMM）中，为了减少引脚数量、提高效率，已经在考虑或部分采用了类似PAM4的多电平信号技术。未来的DDR6等标准，在数据线上引入PAM4也是大概率事件。
从这些应用可以看出，PAM4已经成为所有追求超高数据速率且受限于信道带宽、功耗或引脚数量的场景的共性选择。它不是一个可选的技术，而是在物理定律约束下，向更高性能攀登的必经之路。
4. 设计、测试与调试PAM4系统的实战要点
如果你是一名硬件或信号完整性工程师，正在设计或评估一个采用PAM4的系统，那么理论之外，以下这些实战中的细节和“坑”至关重要。
4.1 系统设计与仿真：从第一天起就关注噪声和损耗
在设计初期，就必须将PAM4对信噪比和线性度的苛刻要求纳入考量。
- 电源完整性（PI）是生命线：PAM4发射器的DAC和接收器的ADC对电源噪声极其敏感。任何电源纹波或地弹噪声都会直接调制到输出电平上，造成误码。必须使用超低噪声的LDO或高性能的开关电源+滤波网络，并在PCB布局上实现极其严格的电源/地分割和去耦。我的经验是，对于56Gbps PAM4 SerDes，核心电源的纹波最好控制在10mVpp以内，这需要精细的仿真和大量的去耦电容。
- 信道仿真必须包含完整的链路：不能只看插损（Insertion Loss）。必须进行包含发射端芯片模型、封装、PCB走线、连接器、电缆/光模块、接收端芯片模型的全链路仿真。仿真内容应包括：
- S参数模型：获取信道的频域响应。
- 时域仿真：使用IBIS-AMI（算法建模接口）模型。这是关键！IBIS-AMI模型包含了SerDes芯片内部复杂的预加重、均衡和时钟恢复算法。只有通过AMI模型进行联合仿真，才能准确预测系统级的眼图、误码率和抖动性能。许多项目初期的失败，都源于仅使用无源S参数进行仿真，而忽略了收发器算法强大的补偿能力（或局限性）。
- 蒙特卡洛分析：考虑PCB制造公差（线宽、介电常数变化）、芯片工艺角、温度变化等因素的影响，进行统计分析，确保设计有足够的裕量。
4.2 测试与测量：仪器、夹具与方法论的升级
测试PAM4信号与测试NRZ信号是两回事，对测试设备和工程师的技能都提出了新要求。
- 示波器与误码仪（BERT）：需要支持PAM4分析的实时示波器，带宽至少是信号符号率（波特率）的2.5倍以上（例如，测试56Gbps PAM4，符号率为28G Baud，示波器带宽建议≥70GHz）。更重要的是，需要具备高级PAM4分析软件，能够自动分离三个眼图、测量各眼高眼宽、计算系统误码率（SER）和垂直噪声分布。BERT则需要能够产生和接收PAM4码型，并进行精确的误码率测试。
- 夹具与校准的挑战：测试高速PAM4信号时，连接被测件（DUT）的探头、电缆、夹具会引入额外的损耗和反射，严重扭曲信号。必须进行完善的去嵌入（De-embedding）操作。这意味着需要先精确测量夹具的S参数，然后在示波器或分析软件中，通过数学方法将夹具的影响从实测波形中“移除”，才能看到芯片引脚处的真实信号。这一步做不好，所有测试数据都可能失去意义。
- 关键测试项目：
- 发射机测试（Tx Test）：测量输出眼图、摆动幅度、上升/下降时间、抖动（TJ, RJ, DJ）以及预加重设置是否符合规范。
- 接收机测试（Rx Test）：使用BERT向接收机注入带有可控压力（如增加抖动、添加噪声、恶化眼图）的PAM4信号，测试其接收灵敏度（最差情况下的眼图张开度）和纠错后误码率是否达标。
- 链路协商与压力眼测试：让收发两端芯片实际建立链接，在正常工作状态下，通过示波器测量“压力眼图”，这是评估真实系统裕量的黄金标准。
4.3 调试实战：当链路不工作或误码率高时
这是最考验工程师功力的环节。PAM4链路的问题往往不是“通”或“不通”，而是“误码率在1E-6，离要求的1E-12还差很远”。
- 第一步：隔离问题域。用误码仪分别单独测试发射端和接收端。如果发射端输出眼图本身就很差（三个眼几乎闭合），那问题在发射端或电源/参考时钟。如果发射端眼图尚可，但接收端无法锁定或误码率高，问题可能在信道或接收端设置。
- 第二步：检查“三要素”——电源、时钟、参考电压。用高精度探头直接测量SerDes芯片核心电源的噪声。检查参考时钟的相位噪声和抖动是否超标。对于PAM4接收机，其ADC的参考电压精度至关重要，需检查参考电压源的稳定性。
- 第三步：精细调整均衡参数。这是最常见的调试手段。在芯片寄存器中，逐步调整发射端的预加重（Pre-cursor, Post-cursor）和接收端的均衡器（CTLE增益、DFE抽头系数）。我的经验是，不要盲目乱调，最好先让芯片自动适配（Adaptation）一次，记录下它收敛到的参数，以此作为基准，再进行微调。同时，一边调整，一边用示波器实时观察均衡后眼图的变化，找到最佳点。
- 第四步：怀疑PCB和连接器。如果以上都无效，问题可能出在硬件本身。检查PCB走线是否有严重的阻抗不连续（过孔、拐角）、串扰是否过大。对于连接器，确认其型号是否支持目标速率，安装是否到位。有时，一个看似微小的连接器倾斜或PCB板材的批次差异，就足以让PAM4链路性能崩溃。
PAM4将数字设计推入了一个更接近模拟领域的深水区。它要求工程师不仅懂逻辑和协议，更要深刻理解信号完整性、电源完整性和模拟电路原理。每一次调试，都是对理论知识和工程直觉的双重考验。
5. PAM4的未来与更前沿的探索
PAM4是目前56Gbps到112Gbps per lane速率区间的主流甚至唯一选择，但它并非终点。随着速率向224Gbps per lane迈进，挑战变得空前巨大。
- PAM4的极限与PAM6/PAM8：当速率更高时，即使使用PAM4，所需的符号率（波特率）也会再次触及信道带宽的极限。自然的想法是使用更多电平，如PAM6（每符号3比特）或PAM8（每符号3比特）。但这意味着电平间隔更小，对信噪比和线性度的要求呈指数级增长。目前，224Gbps per lane的标准（如IEEE 802.3dj）仍在激烈讨论中，PAM4配合更强大的DSP（数字信号处理）和FEC是主要候选，但PAM6也在评估中。这本质上是在“信号处理复杂度”和“模拟电路精度”之间寻找新的平衡点。
- 相干光通信与DSP的深度融合：在长距离光通信领域，为了应对极端的色散和非线性效应，早已采用了更复杂的调制格式（如QPSK, 16-QAM）并结合强大的相干接收和DSP技术。这种“数字域解决模拟问题”的思想正在向短距数据中心互联渗透。未来的高速SerDes可能会更像一个“软件定义”的无线电，通过极其复杂的DSP算法在数字域完成绝大部分的信号恢复和纠错，从而放宽对模拟前端和物理信道的一些要求。
- 共封装光学（CPO）与线性驱动可插拔模块（LPO）：为了降低功耗和延迟，将光引擎与交换芯片封装在一起的CPO技术是重要方向。在CPO架构中，电互连距离极短，可能为更高速率的PAM-n信号提供有利条件。同时，为了降低可插拔光模块的功耗，LPO技术尝试去除模块内部的DSP芯片，将其功能部分转移到交换机侧的SerDes中，这对链路预算和PAM4信号的纯净度提出了前所未有的高要求。
PAM4的普及，标志着一个时代的转折：单纯依靠工艺进步和材料升级来提升速率的老路越来越窄，而通过通信理论、信号处理和算法创新来挖掘物理信道潜力的新时代已经全面开启。它不再只是通信专家的课题，而是成为了每一个高性能计算、网络和存储系统开发者必须理解和掌握的基础知识。掌握PAM4，就是握住了通往下一代数据基础设施的门票。
