FPGA开发实战：CORDIC算法原理、Verilog实现与仿真验证

1. 项目概述：为什么FPGA开发者绕不开CORDIC？

如果你在FPGA开发中做过信号处理、图像旋转或者任何需要三角函数、开方、坐标变换的运算，大概率听说过CORDIC这个名字。我第一次接触它，是在一个需要实时计算角度正弦值的项目里，当时第一反应是调用FPGA的DSP硬核或者用查找表，但资源报告一出来就傻眼了，要么DSP不够用，要么BRAM消耗巨大，时序还紧张。后来一位老工程师扔给我一句：“去试试CORDIC，这东西就是为FPGA而生的。” 从此便打开了新世界的大门。

CORDIC，全称坐标旋转数字计算机，本质上是一种通过迭代位移和加法来实现超越函数计算的算法。它的核心魅力在于，将复杂的乘除、三角函数运算，全部转化为简单的移位和加减操作。这对于FPGA这种擅长并行和位操作，但乘法器资源相对宝贵的硬件平台来说，简直是天作之合。你不用再为计算一个sin(θ)去实例化一个昂贵的浮点IP核，或者维护一个庞大的、有量化误差的查找表。通过十几级简单的迭代，你就能直接得到结果，而且精度可控，速度也足够快。

这个项目适合谁呢？首先是正在学习数字信号处理或FPGA开发的在校学生，课本上的理论在这里能找到最直观的硬件映射。其次是面临实际工程问题的工程师，比如在做电机控制需要Park/Clark变换、在通信中需要计算相位、在图像处理中要做旋转校正时，CORDIC往往是最优解。即使你只是对算法如何优雅地在硬件上实现感兴趣，CORDIC也是一个绝佳的研究案例。接下来，我会结合Verilog实现和ModelSim仿真，把CORDIC从原理到上板的整个过程彻底拆解清楚。

2. CORDIC算法核心原理：用“拐着弯走”逼近目标

理解CORDIC，可以把它想象成一种“拐着弯走路”的智慧。假设你想从原点走到平面上的一个点(x, y)，最直接的方法是沿着直线过去。但CORDIC告诉你：别急，我们每次只转一个固定的、越来越小的角度（比如45度，26.565度，14.036度……），并且只沿着横平竖直的方向（X轴或Y轴）移动。听起来绕远了，但神奇的是，通过一系列这样特定角度的旋转组合，我们可以无限逼近任何想要的角度，而整个过程只需要做加法和位移。

2.1 旋转模式：计算正弦与余弦

这是CORDIC最经典的应用场景：已知一个角度θ，求其正弦sin(θ)和余弦cos(θ)。算法从一个初始向量(x0, y0)开始，通常设为(1, 0)。然后，我们准备一张预计算的“旋转角度表”，里面存放着一系列递减的角度值arctan(2^{-i})，例如45.0°, 26.565°, 14.036°, 7.125°, ...。迭代的目标是让当前向量的角度z（初始为θ）归零。

在每一步迭代i中，我们判断当前剩余角度z的符号：

• 如果z >= 0，说明当前向量角度小于目标，我们需要逆时针旋转一个arctan(2^{-i})。
• 如果z < 0，则顺时针旋转。

而旋转操作，就是用下面这个核心迭代方程来实现的：

x_{i+1} = x_i - d_i * (y_i >> i) y_{i+1} = y_i + d_i * (x_i >> i) z_{i+1} = z_i - d_i * arctan(2^{-i})

其中，d_i是旋转方向，根据z_i的符号取+1或-1；(y_i >> i)和(x_i >> i)就代表了乘以2^{-i}（即tan(α_i)），在硬件里一个右移位操作就搞定，完全避免了乘法器。

经过N次迭代后，z_N趋近于0。此时，初始向量(1,0)被旋转到了角度θ。最终的x_N和y_N并不是直接的cos(θ)和sin(θ)，还需要乘以一个共同的伸缩因子K = Π cos(arctan(2^{-i}))。这个K约等于0.60725，是个常数。所以，我们通常会把初始x0设为1/K，这样迭代结束后，x_N和y_N就直接是cos(θ)和sin(θ)了。

注意：这个伸缩因子K是理解CORDIC的关键。因为每次旋转我们实际上用的是tan(α)，而真正的旋转矩阵是[cos, -sin; sin, cos]，这导致了模长变化。预补偿1/K就是为了抵消这个影响，让输出结果归一化。

2.2 向量模式：计算模长与相位角

另一种模式是“向量模式”，它解决的是相反的问题：已知一个向量(x, y)，求它的模长sqrt(x^2+y^2)和相位角arctan(y/x)。这个在将直角坐标转换为极坐标时非常有用。

此时，迭代的目标是将向量旋转到与X轴重合，即让y分量归零。迭代方程类似，但方向判断基于y_i：

• 如果y_i >= 0，向量在当前X轴上方，需要顺时针旋转（d_i = -1）。
• 如果y_i < 0，则逆时针旋转（d_i = +1）。

迭代方程变为：

x_{i+1} = x_i - d_i * (y_i >> i) y_{i+1} = y_i + d_i * (x_i >> i) z_{i+1} = z_i - d_i * arctan(2^{-i})

经过N次迭代后，y_N趋近于0。此时，x_N的值就是原始向量的模长乘以那个伸缩因子K。如果我们初始输入(x0, y0)就是原始坐标，那么最终x_N / K（或在初始化时对x0, y0预除K）就是模长。而累计旋转的角度总和z_N就是相位角arctan(y0/x0)。

2.3 精度、迭代次数与数据格式的权衡

CORDIC的精度直接由迭代次数N决定。每多迭代一次，角度分辨率就提高大约1个二进制位。通常，16次迭代能达到16比特的精度，这对于大多数定点应用已经足够。N也决定了预计算的角度表arctan(2^{-i})需要存储多少项。

数据格式的选择是FPGA实现中的艺术。由于算法核心是移位和加法，定点数表示是必然选择。你需要确定：

1. 数据位宽：包括整数位和小数位。位宽决定了动态范围和精度。例如，对于范围在[-π, π]的角度z，可能需要Q3.13格式（3位整数，13位小数）。
2. 角度表量化：预存的arctan(2^{-i})值也需要用量化后的定点数表示，其位宽应与z的位宽一致。
3. 伸缩因子处理：可以选择在初始化时预乘1/K，也可以在输出后处理。预乘能节省最后一步乘法，但会增加初始值的位宽。

实操心得：在资源允许的情况下，我倾向于将数据位宽设置得比理论需求稍宽（比如宽出2-4位），这能为中间的累加运算提供保护位，防止溢出。尤其是在旋转模式下，x和y的值在迭代过程中可能会暂时超过1，足够的整数位宽是关键。

3. FPGA实现架构设计与关键模块

用Verilog实现CORDIC，绝不是简单地把迭代方程写成循环。在硬件里，我们需要考虑面积、速度和功耗的平衡。主要有三种架构：串行迭代、全展开流水线、部分展开。对于需要高速处理的场景，流水线结构是首选。

3.1 顶层模块与接口定义

首先，我们定义顶层模块的接口。一个典型的CORDIC旋转模式模块可能长这样：

module cordic_rotation #( parameter DATA_WIDTH = 16, // 数据总位宽 parameter FRAC_WIDTH = 14, // 小数部分位宽 parameter ITER_NUM = 16 // 迭代次数 )( input wire clk, input wire rst_n, input wire start, // 开始计算脉冲 input wire signed [DATA_WIDTH-1:0] angle_in, // 输入角度，Q格式 output reg signed [DATA_WIDTH-1:0] cos_out, // 输出余弦值 output reg signed [DATA_WIDTH-1:0] sin_out, // 输出正弦值 output reg valid_out // 输出有效信号 );

这里使用了参数化设计，方便后续调整精度和位宽。输入角度angle_in需要是定点数，例如Q2.14格式，表示范围[-2, 2)，对应弧度[-π, π)。start信号是一个脉冲，触发一次计算。valid_out在计算完成后拉高，指示输出数据有效。

3.2 流水线级设计：核心迭代单元

流水线结构的精髓在于，每一级流水线对应一次CORDIC迭代。数据像流水一样依次通过每一级，每个时钟周期都能吃入一组新数据，并吐出一组老数据的结果，吞吐率极高。

每一级迭代单元（Stage）的逻辑是相同的：

1. 方向判断：根据当前剩余角度z_i的最高位（符号位）决定旋转方向d_i。
2. 移位操作：将x_i和y_i分别算术右移i位。注意是算术右移（>>>in Verilog），以保持符号。
3. 加减运算：根据d_i，计算x_{i+1} = x_i ± (y_i >> i)和y_{i+1} = y_i ∓ (x_i >> i)。
4. 角度更新：z_{i+1} = z_i ∓ angle_table[i]。

在Verilog中，我们可以用generate for循环来实例化这ITER_NUM个相同的级：

// 定义迭代级之间的连线 reg signed [DATA_WIDTH-1:0] x_pipe [0:ITER_NUM]; reg signed [DATA_WIDTH-1:0] y_pipe [0:ITER_NUM]; reg signed [DATA_WIDTH-1:0] z_pipe [0:ITER_NUM]; // 初始化第一级 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin x_pipe[0] <= 0; y_pipe[0] <= 0; z_pipe[0] <= 0; end else if (start) begin // 预补偿伸缩因子 K。Kn = 1/Π cos(atan(2^-i)) ≈ 0.60725 // 将 1/Kn 量化为定点数，例如 1/0.60725 ≈ 1.647， Q1.15格式为 16‘h6980 x_pipe[0] <= `INIT_X; // 例如 16‘h4DBA (0.60725 in Q1.15) y_pipe[0] <= 0; z_pipe[0] <= angle_in; end end // 生成迭代流水线 genvar i; generate for (i=0; i<ITER_NUM; i=i+1) begin: CORDIC_STAGE wire signed [DATA_WIDTH-1:0] x_in = x_pipe[i]; wire signed [DATA_WIDTH-1:0] y_in = y_pipe[i]; wire signed [DATA_WIDTH-1:0] z_in = z_pipe[i]; reg signed [DATA_WIDTH-1:0] x_out, y_out, z_out; wire d = z_in[DATA_WIDTH-1]; // 取符号位作为旋转方向，1为负，0为正（取决于定义） // 预计算的角度表，使用localparam存储 localparam signed [DATA_WIDTH-1:0] ANGLE_TABLE [0:ITER_NUM-1] = ‘{ 16‘h3243, // arctan(2^0) = 45 deg 16‘h1DAC, // arctan(2^-1) ≈ 26.565 deg // ... 其他角度值 }; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin x_out <= 0; y_out <= 0; z_out <= 0; end else begin // 算术右移，注意Verilog中对于有符号数，>>>是算术右移 x_out <= d ? (x_in + (y_in >>> i)) : (x_in - (y_in >>> i)); y_out <= d ? (y_in - (x_in >>> i)) : (y_in + (x_in >>> i)); z_out <= d ? (z_in + ANGLE_TABLE[i]) : (z_in - ANGLE_TABLE[i]); end end // 将输出连接到下一级的输入 assign x_pipe[i+1] = x_out; assign y_pipe[i+1] = y_out; assign z_pipe[i+1] = z_out; end endgenerate // 输出赋值 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cos_out <= 0; sin_out <= 0; valid_out <= 1‘b0; end else begin // 流水线延迟ITER_NUM个周期后输出 cos_out <= x_pipe[ITER_NUM]; sin_out <= y_pipe[ITER_NUM]; valid_out <= 1‘b1; // 需要一个延迟匹配的valid信号生成逻辑，这里简化表示 end end

关键细节：这里用>>>（算术右移）来保证移位后符号位扩展，这对于有符号定点数的正确性至关重要。角度表ANGLE_TABLE需要预先用脚本计算好，并以定点数形式用localparam数组存储。

3.3 控制逻辑与时序对齐

流水线架构的控制逻辑相对简单，但需要小心处理数据对齐和有效信号valid的生成。当start脉冲到来，第一级寄存器被填入初始值。此后，每个时钟周期，数据自动向后推进一级。因此，从输入到输出，有固定的ITER_NUM个时钟周期的延迟。

我们需要一个深度为ITER_NUM的移位寄存器来生成valid_out信号：

reg [ITER_NUM:0] valid_shift; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin valid_shift <= 0; end else begin valid_shift <= {valid_shift[ITER_NUM-1:0], start}; end end assign valid_out = valid_shift[ITER_NUM];

这样，当start脉冲进入流水线，在ITER_NUM个周期后，valid_out会准时拉高，标志着输出数据有效。

4. ModelSim仿真验证与调试实录

代码写完了，但能不能工作，精度如何，必须靠仿真说话。ModelSim是FPGA开发中最可靠的“试金石”。搭建一个完善的测试平台，不仅能验证功能，更是调试和优化设计的关键。

4.1 测试平台搭建与测试向量生成

首先，创建一个testbench文件。测试的核心是生成一系列有代表性的输入角度，例如从-π到π均匀采样，或者重点测试0°, 30°, 45°, 90°等关键点。

`timescale 1ns/1ps module tb_cordic(); reg clk, rst_n, start; reg signed [15:0] angle_in; wire signed [15:0] cos_out, sin_out; wire valid_out; // 实例化被测设计 cordic_rotation #(.DATA_WIDTH(16), .ITER_NUM(16)) uut ( .clk(clk), .rst_n(rst_n), .start(start), .angle_in(angle_in), .cos_out(cos_out), .sin_out(sin_out), .valid_out(valid_out) ); // 时钟生成 always #10 clk = ~clk; // 50MHz时钟 // 测试过程 initial begin // 初始化 clk = 0; rst_n = 0; start = 0; angle_in = 0; #100 rst_n = 1; #20; // 测试用例1：45度角 (π/4 ≈ 0.7854弧度) // 假设Q2.14格式，0.7854 * 2^14 ≈ 12868 angle_in = 16‘h3240; start = 1; @(posedge clk); start = 0; // 等待结果 wait(valid_out); $display(“Time=%t: angle=%h (45 deg), cos=%h, sin=%h”, $time, angle_in, cos_out, sin_out); // 将定点数转换为实数查看 $display(“Real: cos=%f, sin=%f”, $itor(cos_out)/16384.0, $itor(sin_out)/16384.0); // 测试用例2：90度角 (π/2 ≈ 1.5708弧度) #100; angle_in = 16‘h6480; // 1.5708 * 16384 ≈ 25736 start = 1; @(posedge clk); start = 0; wait(valid_out); $display(“Time=%t: angle=%h (90 deg), cos=%h, sin=%h”, $time, angle_in, cos_out, sin_out); $display(“Real: cos=%f, sin=%f”, $itor(cos_out)/16384.0, $itor(sin_out)/16384.0); // 可以加入更多测试用例... #1000; $finish; end endmodule

4.2 波形分析与精度评估

在ModelSim中运行仿真后，打开波形窗口。你需要重点观察：

1. 流水线流动：查看x_pipe[0]、x_pipe[1]…x_pipe[16]和对应的y_pipe、z_pipe，数据是否在每个时钟沿正确地向后传递？移位和加减操作是否符合预期？
2. 方向信号d：检查每一级的d（即z的符号位）是否正确。这直接决定了旋转方向。
3. 最终输出：当valid_out拉高时，捕获cos_out和sin_out的值。将其转换为十进制浮点数，与理论值（如cos(45°)=0.7071）进行比较。

为了系统评估精度，最好写一个自动化的检查脚本。可以在testbench中调用$readmemh从文件读入大量的测试角度，然后与用$sin和$cos系统函数计算出的理论值进行比较，计算均方根误差或最大绝对误差。

real theory_cos, theory_sin, real_cos, real_sin, error; real_cos = $itor(cos_out) / 16384.0; // 转换为浮点 theory_cos = $cos($itor(angle_in) / 16384.0); // 注意角度输入也是定点，需转换 error = real_cos - theory_cos; $display(“Error for cos: %f”, error);

通过分析误差，你可以判断当前的迭代次数N和数据位宽是否满足项目精度要求。

4.3 常见仿真问题与调试技巧

在仿真中，你几乎一定会遇到以下几个典型问题：

1. 输出全是X（未知态）或0：

   • 检查复位：首先确认rst_n信号是否在仿真开始后足够长时间才释放，所有寄存器是否被正确复位。
   • 检查数据通路：查看中间流水线寄存器的值。如果第一级x_pipe[0]、y_pipe[0]、z_pipe[0]就是X，问题出在初始化逻辑或start信号没被正确捕获。
   • 检查移位操作：确认使用的是算术右移>>>而不是逻辑右移>>。对于有符号数，逻辑右移会补0，导致符号位丢失，计算结果完全错误。

2. 输出结果偏差巨大，完全不对：

   • 核对角度表：这是最常见的原因。用计算器或MATLAB重新计算arctan(2^{-i})，并确认其定点量化值完全正确。一个错误的十六进制数就会导致后续所有旋转方向错乱。
   • 核对伸缩因子K：确认初始化x0时预乘的1/K值是否正确。你可以先注释掉预乘（设x0=1），在仿真结束后手动将输出x_N, y_N乘以1/K，看结果是否接近理论值。
   • 检查数据溢出：增加中间信号的位宽进行观察。如果x或y在迭代过程中超出了你设定的定点数范围，就会发生溢出饱和，导致错误。考虑增加整数部分位宽。

3. 时序问题（在后期门级仿真中出现）：

   • 行为仿真通过后，进行综合和布局布线，然后进行带时序信息的门级仿真。如果此时出现功能错误，通常是关键路径建立时间违例。
   • 查看时序报告：在Vivado/Quartus中检查最差负时序裕量。CORDIC的关键路径通常在迭代单元的加法器链上。
   • 优化策略：可以考虑在流水线级之间插入寄存器，将一级较长的组合逻辑拆分为两级较短的，即增加流水线深度来换取更高的运行频率。

踩坑记录：我曾在一个项目中将角度表的值存成了reg类型而非localparam，仿真时忘记初始化，导致整个表都是X，仿真结果一片红。教训是：常量一定要用localparam或parameter定义，并确保其值在编译时就是确定的。

5. 进阶优化与工程实践要点

一个能仿真的CORDIC模块只是开始，要把它用到实际项目里，还需要考虑更多工程细节。

5.1 资源与性能的权衡

• 迭代次数Nvs 精度 vs 延迟：N越大，精度越高，但流水线延迟和资源消耗也线性增加。通常N=16是精度和资源的甜蜜点。对于要求不高的场景，N=12或14也能接受。
• 位宽优化：不是所有中间信号都需要全位宽。例如，随着迭代进行，x和y的低有效位对结果影响越来越小。可以采用动态位宽缩减技术，在后续迭代级中逐步减少低位，节省寄存器资源。
• 混合模式设计：可以设计一个支持旋转和向量模式的可配置CORDIC核，通过一个模式选择信号mode来控制。两种模式共享大部分迭代逻辑，只需改变方向判断条件（z_i的符号还是y_i的符号）和初始值设置。

5.2 与Xilinx CORDIC IP核的对比

Vivado和ISE都提供了高度优化的CORDIC IP核。为什么还要自己写？

• 学习与定制：自己实现是理解算法精髓的最佳途径。IP核是黑盒，遇到特殊需求（如非常规数据格式、特定的流水线结构）时难以调整。
• 资源控制：自己的实现可以针对特定应用做极致优化，比如只实现特定象限的计算，或者降低精度以换取更小面积。
• 移植性：自己的RTL代码不依赖特定厂商工具链，移植到其他平台（如ASIC或其他品牌FPGA）更方便。

当然，在追求快速原型开发或项目时间紧迫时，使用经过严格验证的IP核是更稳妥的选择。Xilinx的IP核提供了丰富的配置选项（功能选择、并行/串行架构、输入输出位宽、舍入模式等），并且通常能获得较好的时序性能。

5.3 系统集成与验证建议

1. 封装为AXI-Stream接口：为了便于在基于AXI总线的SoC系统中集成，可以将CORDIC模块封装成AXI-Stream从设备。输入角度通过TDATA输入，TVALID/TREADY握手，计算结果通过另一个AXI-Stream接口输出。这能极大提升模块的复用性。
2. 编写完整的验证IP：除了基础的testbench，可以编写一个带记分板的UVM或类似验证环境。随机生成大量输入激励，自动比较输出与参考模型（可以用C或MATLAB生成）的结果，并生成覆盖率报告，确保代码的健壮性。
3. 上板实测：仿真通过后，综合并下载到FPGA。可以通过ILA（集成逻辑分析仪）抓取真实芯片内部的信号，与仿真波形对比。也可以设计一个简单的测试电路，比如用DDS生成一个角度，用CORDIC计算正余弦，再用DAC输出看波形，直观验证功能。

6. 常见问题排查速查表

在实际开发和调试中，以下问题及其排查思路能帮你节省大量时间：

最后，从我个人的经验来看，CORDIC算法的FPGA实现是一个“麻雀虽小，五脏俱全”的经典项目。它涵盖了算法理解、定点数设计、流水线架构、仿真验证、时序优化等数字前端设计的核心技能。自己动手实现一遍，再与官方IP核对比，你对硬件加速的理解会上一个台阶。在实际项目中，如果计算密度不是极端的高，这个自己实现的、经过充分验证的CORDIC模块，其可控性和灵活性往往会带来意想不到的收益。