Automatic-Verilog：砍掉一半 Verilog 重复劳动，Vim 里的 SV 自动化插件
【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog
还在手敲端口列表？对齐全靠空格？Automatic-Verilog 是一套 Vim Verilog 自动化插件，专治这类重复劳动。你只需在代码里写一行标志、按一下键，例化、参数连接、寄存器线网声明都能自动补齐。
它替你省掉哪些重复劳动
子模块改了端口，你不知道哪几处例化要跟着更新；参数表加了一行，所有例化点都要重新核对；reg、wire 声明全手敲，对齐还老差两格。
这些活不费脑子，但极耗时间。插件扫描当前文件里的信号，自动生成标准列表，对齐一次搞定。你只负责检查结果。
💡 5 分钟装好它
有 vim-plug 的话，在 .vimrc 里加一行：
Plug 'HonkW93/automatic-verilog'进 Vim 执行：
:PlugInstall没有插件管理器也行，把仓库 plugin 目录整个拷进 Vim 根目录的 plugin 下，所有 .vim 文件和子文件夹都别漏。
首次验证：打开一个 .v 文件，空行写/*autoreg*/，命令模式执行：
:call g:AutoReg()标志下方自动长出一串寄存器，说明装好了。
🧪 装完先试这 3 件事
- AutoInst：写
/*autoinst*/，执行:call g:AutoInst(0)，当前模块的端口例化列表自动出来，改过的端口不重刷。
AutoArg：写
/*autoarg*/，执行:call g:AutoArg()，生成标准 module 参数声明，还能按 input/output 分类、自动换行。RtlTree：执行
:RtlTree打开树状视图，点一下跳到例化位置，按r刷新，读代码姿势直接升级。
把它串进日常工具链
- 配 Git 很顺：自动生成区带
//Start of///End of标记，diff 干净好查 - 跨文件夹搜索默认支持 verilog-library 写法，也支持 filelist 和 tags，不跟现有工程配置打架
- 插件只改 Vim 里的文本，你的 Verilator lint、VCS 仿真流程照旧
- TimeWave 功能支持在编辑器里画 ASCII 时序图，写文档顺手
⚠️ 踩坑提醒
- 更新后功能少了一截：v1.5 起代码拆成多个 .vim 文件，手动安装要复制全部文件和文件夹
- 自动例化提示找不到模块：目标模块在别的文件夹，配置跨文件夹搜索目录或 filelist
- 搜索卡住不动：别在桌面或盘符根目录开 Vim 跑递归搜索，进项目目录再打开
先用 AutoInst 和 RtlTree，一周你就会回不去了。更多配置项和快捷键覆盖见仓库内使用手册 docs/handbook.md，功能会持续演进，以仓库最新 README 为准。
【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog
创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考
