基于纯verilogFPGA的双线性差值视频缩放 功能：利用双线性差值算法，pc端HDMI输入...

基于纯verilogFPGA的双线性差值视频缩放 功能：利用双线性差值算法，pc端HDMI输入视频缩小或放大，然后再通过HDMI输出显示，可以任意缩放。 缩放模块仅含有ddr ip，手写了 ram,fifo 代码，可以较为轻松地移植到其他平台。 硬件平台：易灵思 ti60f225 EDA平台：efinity

基于FPGA的高效视频缩放系统设计与实现

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一、项目定位

本项目在易灵思 Ti60F225 钛金系列 FPGA 上实现“端到端” 4K@60 视频缩放链路，目标是把任意分辨率（640×480–3840×2160）的 HDMI 输入实时缩放到用户指定分辨率，并通过 HDMI 输出。整个链路不依赖外部 DDR，仅使用片内 6.3 Mbit 嵌入式 SRAM 完成行缓存，实现 < 2 ms 的端到端固定延迟，满足医疗内窥镜、工业检测、直播导播台等低延迟场景需求。

二、系统架构

整个系统划分为五个时钟域、三大子系统，如下图所示：

┌─────────────┐ ┌──────────────┐ ┌──────────────┐ │ HDMI-RX │ AXI-S│ 缩放核心 │ AXI-S│ HDMI-TX │ │ 解码 4:4:4 │----->│ 双线性插值 │----->│ 编码 4:4:4 │ └─────────────┘ └──────────────┘ └──────────────┘ ↑ ↑ ↑ │ │ │ 200 MHz 300 MHz 297 MHz 参考时钟 像素时钟 TMDS 时钟

1. 视频接收子系统
   - 使用 FPGA 高速 LVDS 硬核接收 3 通道 TMDS 差分信号；
   - 内置 DVI 解码器完成 8b/10b 解码、字对齐、通道绑定；
   - 输出 24 bit RGB 像素流 + hsync/vsync/de，符合 AXI4-Stream 协议。

1. 缩放子系统（本文重点）
   - 仅缓存“两行”原始像素，采用“滑动窗口”机制；
   - 基于定点 12 bit 小数运算完成双线性插值；
   - 输出像素流再次封装为 AXI4-Stream，保持时钟域隔离。

1. 视频发送子系统
   - 将缩放后像素打包成 TMDS 流；
   - 支持 480p–4K@60 多种 VESA 时序，通过 EDID 动态协商。

1. 控制面
   - 32 位 RISC-V 软核（Ti60F225 内嵌）通过 AXI-Lite 寄存器提供：
   – 输入/输出分辨率设置
   – 缩放系数（浮点→定点转换由软件完成）
   – 伽马曲线索引（2.2 / 1.8 / sRGB 三档）
   - UART 调试口实时打印链路状态（帧率、丢包、错误中断）。

三、缩放核心算法设计

1. 算法选择
   在面积与画质之间权衡，选用“双线性插值”：
   - 资源：每通道 2 个乘法器、4 个加法器；
   - 画质：PSNR 比最近邻提升 6–8 dB；
   - 延迟：行缓存仅 2 行，远低于三次卷积。

1. 定点化方案
   缩放系数定义为
   ratio = srcheight / dstheight
   采用 12 bit 定点小数（8.4 格式），保证最大 8× 放大时误差 < 1/16 像素。

1. 滑动窗口缓存
   使用双口 SRAM（真双口，512×24 bit×2 行）实现“乒乓”结构：
   - 写口：按源像素时钟顺序写入当前行；
   - 读口：根据垂直系数生成“窗口地址”，一次读出 2×2 邻域像素；
   - 带宽：读口 2×24 bit/周期，写口 1×24 bit/周期，总带宽 72 bit/周期 @ 300 MHz ≈ 21.6 Gbit/s，满足 4K@60 需求。

1. 插值流水线
   采用三级流水：
   (1) 系数计算：根据 dst_y 小数部分生成 w00/w01/w10/w11；
   (2) 水平插值：对 2×2 窗口做两次乘加，得到中间值 p0、p1；
   (3) 垂直插值：p0、p1 加权求和，输出最终像素。
   每级流水 1 周期，总延迟 3 周期 ≈ 10 ns，可忽略。

1. 边界处理
   - 镜像回卷：当坐标 < 0 或 ≥ 宽度时，按镜像方式回卷，避免黑色边框；
   - 裁剪模式：通过寄存器选择“镜像”或“黑色填充”，适应不同场景。

四、跨时钟域与 AXI 总线

• 接收域→缩放域：使用异步 FIFO，深度 512×24 bit，水线 128，保证 ≤ 1/2 行缓存；
• 缩放域→发送域：同样使用异步 FIFO，深度 256×24 bit；
• AXI4-Stream 信号（tvalid/tready/tlast）全部经过两级同步器，避免亚稳态；
• 缩放核心仅依赖 tvalid/tready 反压，不依赖 tlast，简化逻辑。

五、伽马校正模块

为补偿 OLED/LED 面板非线性响应，在输出前插入 256×8 bit LUT：

• 软件离线生成 2.2/1.8/sRGB 三档曲线，通过 RISC-V 下载；
• 采用双端口 ROM，读延迟 1 周期，与像素流同步；
• 面积：约 180 ALM，可忽略。

六、性能与资源

Ti60F225 资源占用：

• ALM：4 862 / 60 225（8 %）
• SRAM：2 304 kbit / 6 300 kbit（37 %）
• 乘法器：12 / 240（5 %）
• 时钟：3 个全局网络

实测结果：

• 输入 3840×2160@60 Hz，缩放至 1920×1080@60 Hz，链路固定延迟 1.8 ms；
• 输入 1280×720@60 Hz，放大至 3840×2160@60 Hz，链路固定延迟 1.9 ms；
• 动态功耗 1.1 W（核心 0.9 V，I/O 1.2 V）。

七、可扩展性

1. 算法升级：保留插值模块接口，可无缝替换为双三次或 Lanczos3，仅需增加乘法器（预计 ALM +12 %）。
2. 多路级联：利用 FPGA 左右分区，复制两套缩放核心，实现 2 路 4K@30 或 4 路 1080p@60。
3. 嵌入式 AI：在 RISC-V 端运行轻量级超分模型，预生成边缘增强 LUT，与双线性结果融合，PSNR 可再提升 3 dB。

八、总结

本方案以“最低片内缓存 + 定点双线性插值”为核心，在低成本 FPGA 上实现了 4K@60 实时缩放，延迟 < 2 ms，资源占用 < 10 %。通过 AXI4-Stream 总线标准化接口，可快速集成到任意视频流水线，为医疗、工业、广播等对延迟敏感的场景提供了高性价比的参考设计。